CN103165636A - Cmos图像传感器的像素单元组及cmos图像传感器 - Google Patents

Abstract

本发明公开了一种CMOS图像传感器的像素单元及CMOS图像传感器，该CMOS图像传感器的像素单元：包括由4个像素排列成2×2像素阵列结构作为一组像素单元，其中第一列和第二列中的两个像素分别在列内共享行选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区，并且第一列两个像素和第二列两个像素形成背靠背式排列结构；多组像素单元在垂直和水平方向上排列成为二维像素阵列。在像素阵列中，省去了行选择晶体管栅极时序控制金属线，电源线和列像素信号输出线共享一条列金属线。因此本发明的像素阵列能够有效提高小面积像素传感器的用光效率，从而提高灵敏度，所以本发明有效提高了小面积像素图像传感器的图像品质。

Description

CMOS图像传感器的像素单元组及CMOS图像传感器

技术领域

本发明涉及CMOS图像传感器，尤其涉及一种采用小面积像素的CMOS图像传感器的像素单元组及CMOS图像传感器。

背景技术

图像传感器已经广泛应用于数码相机、移动手机、医疗器械、汽车和其他应用场合。特别是CMOS（互补型金属氧化物半导体）图像传感器的快速发展，使人们对低功耗小尺寸高分辨率图像传感器有了更高的要求。

现有技术中的CMOS图像传感器像素结构的排布方式以4T2S（四晶体管两个像素共享）为例，由于依赖于像素本身的结构特征，其二维像素阵列一般需要行译码器控制金属线分别连接至电荷传输晶体管、行选择晶体管和复位晶体管的栅极，需要电源金属线和列像素信号输出金属线，以便控制像素阵列器件来实现采集光电信号的功能。

上述现有技术至少存在以下缺点：由于小尺寸像素传感器的感光面积小，灵敏度低，使得传递暗光下的信息不够清晰，特别是像素阵列中使用了多条金属互连线，导致金属窗口开口率低，阻挡了部分光线入射到光电二极管中，从而影响了图像的清晰度。

发明内容

本发明要解决的技术问题是提供一种CMOS图像传感器的像素单元及CMOS图像传感器，提高金属窗口开口率，保证了图像的清晰度，解决目前CMOS图像传感器的小尺寸像素阵列中使用多条金属互连线，阻挡了部分光线入射到光电二极管中，使金属窗口开口率低，影响图像清晰度的问题。

解决上述技术问题的技术方案如下：

本发明提供一种CMOS图像传感器的像素单元组，包括具有光电二极管和与光电二极管连接的电荷传输晶体管的像素组，所述像素组包含4个像素，排列成2×2像素背靠背式阵列结构，其中每一列的两个像素在列内共享行选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区；

同一列像素中共享的行选择晶体管的栅极和源极相互连接；

第一列像素中的复位晶体管的漏极、源跟随晶体管的源极与第二列像素的行选择晶体管的栅极和源极相互连接；

一列像素中的行选择晶体管和源跟随晶体管设置于该列像素的顶部，另一列像素的行选择晶体管和源跟随晶体管设置于该列像素的底部。

本发明还提供一种CMOS图像传感器，包括：列控制器件、行译码器、信号读取器件和与各器件连接的多个像素单元，各像素单元采用本发明的像素单元，多组像素单元在垂直和水平方向上排列成为二维像素阵列。

本发明的有益效果为：由于CMOS图像传感器的像素单元采用4T2S结构，4个像素排列成2×2像素阵列结构，第一列两个像素与第二列两个像素以背靠背式结构排列，像素单元中省去了行选择晶体管栅极时序控制金属线，并且电源线和列像素信号输出线共享一条列金属线，因此有效提高了像素的金属窗口开口率，这种CMOS图像传感器像素结构能够提高小面积像素传感器的用光效率，从而提高灵敏度，可以有效提高小面积像素图像传感器的图像品质。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1是本发明实施例提供的像素单元的电路结构示意图；

图2是本发明实施例提供的6X6像素阵列为例的CMOS图像传感器的电路示意图；

图3是本发明实施例提供的CMOS图像传感器像素阵列的行译码器时序和列控制器件时序示意图。

具体实施方式

下面对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

下面对本发明实施例作进一步地详细描述。

本发明实施例提供一种CMOS图像传感器的像素单元组，如图1所示，该像素单元组包括4个像素，各像素具有光电二极管和与光电二极管连接的电荷传输晶体管，4个像素排列成2×2像素背靠背式阵列结构，其中每一列的两个像素在列内共享行选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区；

同一列像素中共享的行选择晶体管的栅极和源极相互连接；从而可省去行选择晶体管栅极时序控制金属线。

第一列像素中的复位晶体管的漏极、源跟随晶体管的源极与第二列像素的行选择晶体管的栅极和源极相互连接；

一列像素中的行选择晶体管和源跟随晶体管设置于该列像素的顶部，另一列像素的行选择晶体管和源跟随晶体管设置于该列像素的底部。

上述像素单元中，4个像素排列成2×2像素背靠背式阵列结构为：第一列像素中的上部像素与第二列像素中的上部像素处于同一行；第一列像素中的下部像素与第二列像素中的下部像素处于同一行。

上述像素单元组中，第一列像素中的复位晶体管的漏极、源跟随晶体管的源极与第二列像素的行选择晶体管的栅极和源极通过一条列金属线相互连接，该列金属线设置在第一列像素与第二列像素之间，该列金属线作为第一列像素与第二列像素的电源线和信号输出线。

上述像素单元组中，每一列的两个像素在列内共享行选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区为：

列中的第一像素的第一光电二极管负极接地，正极与第一电荷传输晶体管的源极连接；

列中的第二像素的第二光电二极管负极接地，正极与第二电荷传输晶体管的源极连接；

第一电荷传输晶体管的漏极与第二电荷传输晶体管的漏极均与所述复位晶体管的源极和所述源跟随晶体管的栅极连接；

源跟随晶体管的漏极与行选择晶体管的源极连接。

上述像素单元组中，列中的第一像素为下部像素，列中的第二像素为上部像素。

上述像素单元组中，第二列像素中器件及布线结构与第一列像素中的器件及布线结构相对于水平轴翻转180度后的结构相同。

上述像素单元组中，一列像素中的行选择晶体管和源跟随晶体管设置于该列像素的顶部，另一列像素的行选择晶体管和源跟随晶体管设置于该列像素的底部为：

第一列像素中的行选择晶体管和源跟随晶体管设置于该列像素的顶部，第二列像素的行选择晶体管和源跟随晶体管设置于该列像素的底部。

下面结合具体实施例对本发明CMOS图像传感器的像素单元的作进一步说明。

实施例一

如图1所示，本实施例的CMOS图像传感器的像素单元采用4T2S结构，包括：四个像素，像素11、像素21、像素12和像素22的四个光电二极管分别为PD11、PD21、PD12、PD22；TX11和TX21分别是像素11和像素21的电荷传输晶体管，TX12和TX22分别是像素12和像素22的电荷传输晶体管；SX1、SF1和RX1分别是第一列像素11和像素21的行选择晶体管、源跟随晶体管和复位晶体管；SX2、SF2和RX2分别是第二列像素12和像素22的行选择晶体管、源跟随晶体管和复位晶体管。像素11和像素21共享晶体管SX1、SF1、RX1和漂浮有源区FD1（Floating Diffusion），像素12和像素22共享晶体管SX2、SF2、RX2和漂浮有源区FD2。

图1中，金属互连线T1与电荷传输晶体管TX11和TX12的栅极相连，金属互连线T2与电荷传输晶体管TX21和TX22的栅极相连；金属互连线R与RX1和RX2的栅极相连；金属互连线SC1与行选择晶体管SX1的栅极和源极相连，金属互连线SC2与复位晶体管RX1的漏极和源跟随晶体管SF1的源极相连并同时与行选择晶体管SX2的栅极和源极相连，金属互连线SC3与复位晶体管RX2的漏极和源跟随晶体管SF2的源极相连。

共享的像素11和像素21与共享的像素12和像素22在水平方向上形成相互背靠背式结构，即第一列的像素11与第二列的像素12处于同一行，第一列的像素21与第二列的像素22处于同一行；第一列的像素11和像素21共享的行选择晶体管SX1和源跟随晶体管SF1放置于顶部，第二列的像素12和像素22共享的行选择晶体管SX2和源跟随晶体管SF2放置于底部。金属互连线T1、T2和R是用于行译码器时序输出控制线；金属互连线SC1、SC2和SC3是用于列控制器控制线和列信号输出线。

实施例二

如图2所示，本实施例提供一种CMOS图像传感器，包括：列控制器件、行译码器、信号读取器件和与各器件连接的多个像素单元，各像素单元采用实施例一的像素单元，多组像素单元在垂直和水平方向上排列成为二维像素阵列。

本发明实施例的图像传感器适用于mXn二维像素阵列，m、n可以为任意正整数，本发明实施例采用6X6像素阵列为例加以细致描述。如图2所示，为本实施例提供的6X6像素阵列为例的CMOS图像传感器电路示意图，包括二维像素阵列部分，行译码器201，列控制器件202和列像素信号读取器件203，以及处理电路、记忆元件和读入读出电路204。行译码器201放在像素阵列的左侧（也可以放到阵列的右侧），列控制器件202放于像素阵列的顶部（也可以放到阵列的底部），列像素信号读取器件203放于像素阵列的底部；译码器、控制器和信号读出器件的位置并非本发明唯一方式，也可以根据芯片的具体设计布局情况而有所调整。

下面结合本发明图2具体描述一下本发明实施例中二维像素阵列部分。图2中，PD11～PD16为第1行像素的光电二极管，PD21～PD26为第2行像素的光电二极管，PD31～PD36为第3行像素的光电二极管，PD41～PD46为第4行像素的光电二极管，PD51～PD56为第5行像素的光电二极管，PD61～PD66为第6行像素的光电二极管；TX11～TX16为第1行像素的电荷传输晶体管，TX21～TX26为第2行像素的电荷传输晶体管，TX31～TX36为第3行像素的电荷传输晶体管，TX41～TX46为第4行像素的电荷传输晶体管，TX51～TX56为第5行像素的电荷传输晶体管，TX61～TX66为第6行像素的电荷传输晶体管；SX21～SX26、SF21～SF26和RX21～RX26分别是位于第1行和第2行像素中的行选择晶体管、源跟随晶体管和复位晶体管，SX41～SX46、SF41～SF46和RX41～RX46分别是位于第3行和第4行像素中的行选择晶体管、源跟随晶体管和复位晶体管，SX61～SX66、SF61～SF66和RX61～RX66分别是位于第5行和第6行像素中的行选择晶体管、源跟随晶体管和复位晶体管。

金属互连线T1与TX11～TX16的栅极相连，金属互连线T2与TX21～TX26的栅极相连，金属互连线T3与TX31～TX36的栅极相连，金属互连线T4与TX41～TX46的栅极相连，金属互连线T5与TX51～TX56的栅极相连，金属互连线T6与TX61～TX66的栅极相连；金属互连线R2与RX21～RX26的栅极相连，金属互连线R4与RX41～RX46的栅极相连，金属互连线R6与RX61～RX66的栅极相连。金属互连线SC0与第一列像素的SX21、SX41和SX61的栅极和源极相连，金属互连线SC1与第一列像素的RX21、RX41、RX61的漏极和SF21、SF41、SF61的源极相连并同时与第二列像素的SX22、SX42、SX62的栅极和源极相连；金属互连线SC2与第二列像素的RX22、RX42、RX62的漏极和SF22、SF42、SF62的源极相连并同时与第三列像素的SX23、SX43、SX63的栅极和源极相连；金属互连线SC3与第3列像素的RX23、RX43、RX63的漏极和SF23、SF43、SF63的源极相连并同时与第四列像素的SX24、SX44、SX64的栅极和源极相连；金属互连线SC4与第四列像素的RX24、RX44、RX64的漏极和SF24、SF44、SF64的源极相连并同时与第五列像素的SX25、SX45、SX65的栅极和源极相连；金属互连线SC5与第五列像素的RX25、RX45、RX65的漏极和SF25、SF45、SF65的源极相连并同时与第六列像素的SX26、SX46、SX66的栅极和源极相连；金属互连线SC6与第六列像素的RX26、RX46、RX66的漏极和SF26、SF46、SF66的源极相连。

金属互连线T1～T6、R2、R4、R6为行译码器201的控制线，SC0～SC6为列控制器202的控制线也为列像素信号输出线；图像传感器像素阵列光电信号被信号读取器件203通过列像素信号输出线读取并保存后，进入下一电路模块处理电路、记忆元件和读入读出电路204做进一步处理。

本发明提供的CMOS图像传感器像素阵列的控制时序如图3所示，具体如下：

图3所示为本发明的CMOS图像传感器像素阵列所采用的行译码器输出时序和列控制器时序示意图，本发明像素阵列中，全部采用N型晶体管，N型晶体管栅极置为高电平，即控制此晶体管栅极的时序线置为高电平，表示开启晶体管；N型晶体管栅极置为低电平，即控制此晶体管栅极的时序线置为低电平，表明关闭晶体管；N型晶体管开启时间长短，即控制此晶体管栅极的时序线置为高电平时间长短，由传感器工作具体情况而定；像素阵列底部的信号读取器件读取信号时，SC线由列控制器时序控制线转换为信号输出线，信号读取器件通过信号输出线读取信号。在图3中SC0，2，4，6和SC1，3，5时序为实线时表征SC线电位由列控制器件控制，其时序为虚线时表征SC线转换为列像素信号输出线；SHR和SHS为高电平时表征分别读取列像素复位信号1和光电信号2，像素真实光电信号＝复位信号1－光电信号2，其中SHR和SHS分别先读取奇数列像素（第一，三，五列像素）信号再分别读取偶数列像素（第二，四，六列像素）信号。

本发明CMOS图像传感器像素阵列正常工作时，采用行滚动式曝光方式，第1行像素首先开始曝光，然后第2行像素开始曝光，再然后是第3行、4行、5行、6行；行与行像素之间的曝光结束的顺序与曝光开始的顺序相同；行与行像素之间的信号读取顺序也与行像素曝光开始的顺序相同。传感器采集同一帧像素阵列信号时，每行像素的曝光时间相等。

下面针对第3行像素的时序操作做详细说明。在像素曝光周期开始前R4和T3时序同时做一高电平脉冲操作，把第3行像素光电二极管中的电荷全部清除，此行像素从T3脉冲下降沿开始曝光。在曝光结束前，SC0，2，4，6和SC1，3，5处于地电位，时序R2、R6做一高电平脉冲操作，将非信号读出的像素FD置为低电位；将非信号读出的像素FD置为低电位后，SC0，2，4，6和SC1，3，5转换为电源电位，时序R4做一高电平脉冲操作，将信号读出的第3行像素FD复位为高电位，然后SC1，3，5转换为列像素信号读出线，SHR时序做一高电平脉冲操作，读取奇数列像素复位信号1，随后SC1，3，5转换为电源电位并且SC0，2，4，6转换为列像素信号读出线，读取偶数列像素复位信号1。读取偶数列像素复位信号1完毕后，SC0，2，4，6转换为电源电位并且SC1，3，5转换为列像素信号读出线，T3时序做一高电平脉冲操作将第3行像素光电二极管中的光电电荷转移至相应像素FD区，像素曝光结束，然后SHS时序做一高电平脉冲操作，读取奇数列像素光电信号2，随后SC1，3，5转换为电源电位并且SC0，2，4，6转换为列像素信号读出线，读取偶数列像素光电信号2。

上述时序操作仅为像素阵列中其中1行像素的时序操作，像素阵列中所有行像素按顺序依次完成上述操作完毕后，称为图像传感器一帧信号读取完毕。

本发明由于省去了金属互连线，提高了金属窗口开口率，解决了现有图像传感器小面积像素灵敏度低的问题。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (9)

1.一种CMOS图像传感器的像素单元组，包括具有光电二极管和与光电二极管连接的电荷传输晶体管的像素组，其特征在于，所述像素组包含4个像素，排列成2×2像素背靠背式阵列结构，其中每一列的两个像素在列内共享行选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区；

同一列像素中共享的行选择晶体管的栅极和源极相互连接；

第一列像素中的复位晶体管的漏极、源跟随晶体管的源极与第二列像素的行选择晶体管的栅极和源极相互连接；

一列像素中的行选择晶体管和源跟随晶体管设置于该列像素的顶部，另一列像素的行选择晶体管和源跟随晶体管设置于该列像素的底部。

2.如权利要求1所述的像素单元组，其特征在于，所述4个像素排列成2×2像素背靠背式阵列结构为：

第一列像素中的上部像素与第二列像素中的上部像素处于同一行；

第一列像素中的下部像素与第二列像素中的下部像素处于同一行。

3.如权利要求1或2所述的像素单元组，其特征在于，所述第一列像素中的复位晶体管的漏极、源跟随晶体管的源极与第二列像素的行选择晶体管的栅极和源极通过一条列金属线相互连接。

4.如权利要求3所述的像素单元组，其特征在于，所述列金属线分别作为第一列像素信号输出线和第二列像素的电源线。

5.如权利要求1或2所述的像素单元组，其特征在于，所述每一列的两个像素在列内共享行选择晶体管、源跟随晶体管、复位晶体管和漂浮有源区为：

列中的第一像素的第一光电二极管负极接地，正极与第一电荷传输晶体管的源极连接；

列中的第二像素的第二光电二极管负极接地，正极与第二电荷传输晶体管的源极连接；

所述第一电荷传输晶体管的漏极与所述第二电荷传输晶体管的漏极均与所述复位晶体管的源极和所述源跟随晶体管的栅极连接；

所述源跟随晶体管的漏极与所述行选择晶体管的源极连接。

6.如权利要求5所述的像素单元组，其特征在于，所述列中的第一像素为下部像素，列中的第二像素为上部像素。

7.如权利要求5所述的像素单元组，其特征在于，

所述第二列像素中器件及布线结构与第一列像素中的器件及布线结构相对于水平轴翻转180度后的结构相同。

8.如权利要求1或2所述的像素单元组，其特征在于，所述一列像素中的行选择晶体管和源跟随晶体管设置于该列像素的顶部，另一列像素的行选择晶体管和源跟随晶体管设置于该列像素的底部为：

第一列像素中的行选择晶体管和源跟随晶体管设置于该列像素的顶部，第二列像素的行选择晶体管和源跟随晶体管设置于该列像素的底部。

9.一种CMOS图像传感器，包括：列控制器件、行译码器、信号读取器件和与各器件连接的多个像素单元组，其特征在于，各像素单元采用上述权利要求1～8任一项所述的像素单元组，

多组像素单元组在垂直和水平方向上排列成为二维像素阵列。

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