CN103095963A

CN103095963A - 基于fpga的红外线列探测器非均匀校正方法和装置

Info

Publication number: CN103095963A
Application number: CN2012105574304A
Authority: CN
Inventors: 贾俊涛; 黄红蓉
Original assignee: Luoyang Institute of Electro Optical Equipment AVIC
Current assignee: Luoyang Institute of Electro Optical Equipment AVIC
Priority date: 2011-12-17
Filing date: 2012-12-17
Publication date: 2013-05-08

Abstract

本发明涉及一种基于FPGA的红外线列探测器非均匀校正方法和装置，该方法使用的红外线列探测器的数据存储量较小，多通道数据合并和实时非均匀校正完全可以集成在FPGA中，有集成度高、体积小、功耗低、性价比高和技术实现难度不大等优点；充分利用了FPGA并行处理的优势，通过对各数据通道进行多路数据的合并对每路合并数据分别进行非均匀校正，利用了流水线控制技术，在不影响数据处理要求的情况下，降低了运行速度，提高了电路运行的稳定性，同时也不用选用更高性能的FPGA器件，降低了设计成本。

Description

基于FPGA的红外线列探测器非均匀校正方法和装置

技术领域

本发明属于红外线列探测器图像数据处理技术，尤其涉及一种基于FPGA的红外线列探测器非均匀校正方法和装置。

背景技术

红外图像的实时非均匀校正是红外图像处理中的一项关键技术，红外焦平面器件是当今技术性能最先进的红外探测器，用它构成的红外成像系统具有结构简单、工作稳定可靠、灵敏度高、噪声等效温差性能好等优点，是当今国内外重点发展的新一代红外探测器．红外线列探测器是国内外重点发展的红外焦平面器件之一，随着生产材料和制作工艺的不断提高，高分辨率或者说长线列红外探测器已经成功研制生产，并且在国外已经装备部队，国内正处于样机研制阶段。高分辨率红外线列探测器像元读出通道越来越多，像576*6红外线列探测器像元读出通道多达16个通道，虽然单个通道像元读出速率不是很高，可合并像元读出速率却非常高。实时非均匀校正的速度设计成为此类红外成像系统的瓶颈问题。以576*6红外线列探测器为例，该探测器有16个独立的输出通道，单通道输出速率为5MHz，合并像元的输出速率高达80MHz。

利用FPGA实现红外探测器的非均匀校正是目前比较流行的一种实现方案。红外焦平面阵列由多个探测元组成，每个探测元对应红外图像中的一个像素点。由于各种因素的影响，焦平面阵列各个探测元对同样的外部输入出现响应不一致的现象，这就是所谓的红外焦平面阵列的非均匀性。非均匀性的产生有两个方面的原因：内部原因主要是探测元在工艺上很难做到完全一致，导致材料和结构上不同；外部原因则是由于环境温度变化、光学系统结构等。焦平面阵列的非均匀性会严重影响焦平面阵列的成像质量，甚至会完全淹没信号，因此，必须对非均匀性进行校正。

焦平面阵列的探测元响应模型为：

P(i,j,Φ)＝G_ij·Φ+O_ij （1）

上式中，(i,j)为探测元的空间位置，G_ij为(i,j)处探测元的增益，O_ij为(i,j)处探测元的偏移，Φ为探测元的输入通量，P(i,j,Φ)为探测元的输出信号。

焦平面阵列的非均匀性主要表现在各探测元的增益和偏移不一致。

两点法校正的目的是为了使得各探测元的增益参数和偏移参数在同一温度下具有相同的响应特性。首先，选择高温和低温两个温度作为定标点，所选择的高温和低温两个定标点为探测器的正常工作的温度范围。由式（1）可知，两个温度下的输出分别为：

P(i,j,Φ_L)＝G_ij·Φ_L+O_ij

P(i,j,Φ_H)＝G_ij·Φ_H+O_ij （2）

从而增益参数和偏移参数可以通过下式得出：

G_{ij} = \frac{P (i, j, Φ_{H}) - P (i, j, Φ_{L})}{Φ_{H} - Φ_{L}}

O_{ij} = \frac{P (i, j, Φ_{H}) Φ_{L} - P (i, j, Φ_{L}) Φ_{H}}{Φ_{L} - Φ_{H}} - - - (3)

由式（3）可以看出，如果将增益参数和偏移参数存储在存储器中，在探测过程中，便可以实时校正数据，实现两点校正。

式（3）中的G_ij和O_ij都是浮点数，由于我们采用FPGA进行实时非均匀校正，但是FPGA处理浮点数时对系统资源以及算法复杂度都要求很高，所以我们要将浮点数G_ij和O_ij转换为定点数G'_ij和O'_ij。我们采用线性变换的方法，把浮点数G_ij线性映射为16位定点数G_ij（我们采用的16位的定点数来表示，位数越多越精确）。O_ij对结果影响不大，我们直接取它的整数部分。浮点数转换为定点数的过程比较简单，这里不再详述。转换为定点数的校正模型为：

P(i,j,Φ)'＝G'_ij·Φ+O′_ij （4）

式（4）中的G′_ij和O′_ij就存储在如图1的系数存储器中，图1中的乘加运算器就是式（4）的实现过程。

图1是目前比较流行的FPGA实现方案的硬件框图：在一个实际的系统中，FPGA是整个电路时序控制的核心部件，不仅要完成实时非均匀校正，还要完成很多图像预处理算法、复杂的逻辑控制等，随着图像处理算法的日益复杂和控制逻辑复杂程度的提高，FPGA的运行速度会明显降低，这样就需要选用更高性能的FPGA器件，无疑会增加系统的设计成本。图1的解决方案在低速非均匀校正系统中不会出现问题，但是，对于80MHz数据速率的高速非均匀校正，在实际应用需要花很大精力进行FPGA时序优化设计，而且设计后电路运行速度可能还不满足要求，并且电路运行还不稳定。

发明内容

本发明的目的是提供一种基于FPGA的红外线列探测器非均匀校正方法，以解决现有非均匀校正FPGA的方法单通道高输出速率的情况下所存在成本高、电路运行不稳定的问题，同时提供一种利用该非均匀校正方法的装置。

为实现上述目的，本发明提供的基于FPGA的红外线列探测器非均匀校正方法包括如下步骤：

（1）将红外线列探测器各输出通道输出的模拟信号模数转换后的所有输出通道的数字信号合并为至少两路；

（2）对步骤（1）中各路数据分别进行缓存处理；

（3）对步骤（2）得到的各路数据分别进行乘加运算处理以实现对应路的非均匀校正；

（4）将步骤（3）得到的各路校正后的数据合并为一路数据输出。

所述步骤（1）中每路输出通道的个数相同。

所述红外线列探测器输出通道的个数大于4。

所述红外线列探测器输出通道的个数为16个，所述红外线列探测器16个输出通道合并为4路。

本发明提供的基于FPGA的红外线列探测器的非均匀校正装置，包括至少两路非均匀校正单元和非均匀校正后数据合并单元及用于对非均匀校正单元进行时序控制的时序控制器，所述非均匀校正单元包括缓冲存储器、系数存储器和乘加运算器，所述非均匀校正单元的输出与非均匀校正后数据合并单元的输入连接，所述非均匀校正后数据合并单元的输出端用于合并后的数据输出。

所述非均匀校正单元为4路，每路有4个红外线列探测器的输出通道。

本发明基于FPGA的红外线列探测器非均匀校正方法，充分利用了FPGA并行处理的优势，通过对各数据通道合并成至少两路数据，对各路合并数据分别进行非均匀校正，使用的红外线列探测器的数据存储量较小，多通道数据合并和实时非均匀校正完全可以集成在FPGA中，有集成度高、体积小、功耗低、性价比高和技术实现难度不大等优点；利用了流水线控制技术，在不影响数据处理要求的情况下，降低了运行速度，提高了电路运行的稳定性，同时也不用选用更高性能的FPGA器件，降低了成本。

附图说明

图1是现有FPGA实现非均匀校正的硬件框图；

图2是本发明模拟数字转换电路的时序图；

图3是本发明红外线列探测器FPGA实现非均匀校正方法的原理图。

具体实施方式

下面结合具体的实施例对本发明做进一步详细说明。

如图3所示是本发明基于FPGA的红外线列探测器实现非均匀校正方法的硬件框图，FPGA最大的优势在于其并行性，用FPGA可以设计完全并行处理的电路。

本发明方法利用了流水线控制技术，只要求各路乘加运算速度达到20MHz即可，其方法步骤如下：

（2）对步骤（1）中各路数据分别进行缓存处理；

为进一步优化，步骤（1）中每路输出通道采用相同的个数。

本发明基于FPGA的红外线列探测器的非均匀校正装置包括至少两路非均匀校正单元和非均匀校正后数据合并单元及用于对非均匀校正单元进行时序控制的时序控制器，非均匀校正单元包括缓冲存储器、系数存储器和乘加运算器，非均匀校正单元的输出与非均匀校正后数据合并单元的输入连接，非均匀校正后数据合并单元的输出端用于合并后的数据输出。

为了发挥FPGA的并行性，而且也不降低电路运行的性能，针对本发明提出的一种红外线列探测器非均匀校正FPGA方法，现以一个576×6线列探测器输出的576个像元进行非均匀校正为例来进行详细说明：576×6线列红外探测器是由576列（通道）组成，具有6级时间延迟积分（TDI）功能的扫描型红外探测器，使用16个模拟通道输出图像信号，图像信号的动态范围不小于77dB，图像信号的有效电压范围为0.5V到3.3V，数据速率为2MHz。

1）将576×6红外线列探测器输出的16个模拟信号分别进行模拟信号到数字信号的转换：各个像元（信号）在主时钟上升沿输出，持续一个主时钟周期。主时钟最高频率5MHz。模拟信号到数字信号转换电路的基本技术指标为：

i.输入模拟通道为16通道；

ii.采样速率不小于5MHz；

iii.输出信噪比不小于70dB。

本实例中选用的模拟数字转换电路ADC型号为AD9240，输出数据位数为14bit，最大采样率为10Msps，SNR为77.5dB。AD9240为流水线结构的高速ADC，一个采样值的转换结果要经过3个时钟周期的延迟，时序关系如图2所示。

ADC的采样时钟信号由FPGA中的时序控制器提供，采用时钟上升沿进行采集。

2）将步骤1）得到的16个数字信号，通过FPGA中的时序控制器实时处理实现每4路信号合并为一路，使16路数字信号合并后成为4路数字信号，每一路数字信号（即为图3中的4通道数据合并）速率2×4=8MHz；

3）将步骤2）得到的4路速率为8MHz的数据分别存储到FPGA内部的4个RAM存储器中进行缓冲处理（即为图3中的缓冲存储器）；

4）步骤3）的4个缓冲存储器中分别读出4路数据，图3中的乘加运算器同时按照时序要求从系数存储器中读取增益系数和偏置系数，然后按照式（4）分别对其进行乘加运算处理，即进行非均匀校正，校正后得到4路非均匀校正数据，每一路数据速率不变，仍为8MHz；

5）步骤4）获得的4路非均匀校正后的数据，再次进行实时处理，实现4路数据合并为一路数据输出（见图3中的非均匀校正后数据合并模块），数据速率为8×4=32MHz。

另外，本发明16通道的数据也可以分为8路进行合并，每路合并2个通道的数据；同时本发明红外线列探测器的通道数也不局限于16个，也可以为15个，分为3路或5路进行合并；如果红外线列探测器的通道数为13个，则不能进行各路数的均分，那么可以分为3路3通道和一路4通道。以上通道数及合并路数的变化属于本领域技术人员常用技术手段，凡在此基础上进行的变换均落在本发明的保护范围内。

Claims

1.一种基于FPGA的红外线列探测器非均匀校正方法，其特征在于：包括如下步骤：

（2）对步骤（1）中各路数据分别进行缓存处理；

2.根据权利要求1所述的基于FPGA的红外线列探测器非均匀校正方法，其特征在于：所述步骤（1）中每路输出通道的个数相同。

3.根据权利要求1或2所述的基于FPGA的红外线列探测器非均匀校正方法，其特征在于：所述红外线列探测器输出通道的个数大于4。

4.根据权利要求3所述的基于FPGA的红外线列探测器非均匀校正方法，其特征在于：所述红外线列探测器输出通道的个数为16个，所述红外线列探测器16个输出通道合并为4路。

5.一种实现权利要求1所述的基于FPGA的红外线列探测器非均匀校正方法的非均匀校正装置，其特征在于：包括至少两路非均匀校正单元和非均匀校正后数据合并单元及用于对非均匀校正单元进行时序控制的时序控制器，所述非均匀校正单元包括缓冲存储器、系数存储器和乘加运算器，所述非均匀校正单元的输出与非均匀校正后数据合并单元的输入连接，所述非均匀校正后数据合并单元的输出端用于合并后的数据输出。

6.根据权利要求5所述的基于FPGA的红外线列探测器非均匀校正装置，其特征在于：所述非均匀校正单元为4路，每路有4个红外线列探测器的输出通道。