CN103094085B - Cmos形成方法 - Google Patents
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Abstract
一种CMOS形成方法，包括：在所述第一区域和第二区域的半导体衬底表面形成栅介质层；在所述第一区域的栅介质层表面形成第一多晶硅层，在所述第二区域的栅介质层表面形成第二多晶硅层；在所述半导体衬底表面形成与所述第一多晶硅层和所述第二多晶硅层表面齐平的介质层；所述介质层表面形成第一金属层，所述第一金属层覆盖所述第一多晶硅层和所述第二多晶硅层；形成覆盖所述第一区域的第一金属层表面的隔离层；在所述第一区域的隔离层表面和第二区域的第一金属层表面形成第二金属层；采用退火工艺在所述第一多晶硅层内形成第一金属硅化物层，在所述第二多晶硅层内形成第二金属硅化物层。本实施例不需要多步沉积和刻蚀，节约了工艺步骤。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种CMOS形成方法。
背景技术
互补式金属氧化物半导体(CMOS)晶体管是现代逻辑电路中的基本单元，其中包含PMOS与NMOS，而每一个PMOS(NMOS)晶体管都位于掺杂阱上，且都由栅极(Gate)两侧衬底中p型(n型)极/漏极区以及源极区与漏极区间的通道(Channel)构成。
随着CMOS技术的不断进步，金属栅电极技术应用于CMOS制造以克服掺杂多晶硅产生的负面影响，所述负面影响包括：栅电极的损耗、高阻抗、以及栅电极与高k值栅电介质的不相容性。
由于每种金属应于在MOS器件中都会有独特的功函数，所述功函数是影响器件阈值电压的关键材料参数。所述功函数是指将固相原子中电子从费米能级移动到价带所需的能级。理想地，在NMOS区域中金属栅的费米能级值在硅的导带附近，而在PMOS区域中的金属栅的费米能级值在硅的价带附近。因此，现有技术通常使用含有不同金属的双金属栅极。
但是，双金属栅极需要对NMOS和PMOS采用不同的金属，工艺复杂，为此，在公开号为CN10149654A的中国专利文件中，披露一种全硅化栅电极形成方法，该方法采用不同的硅化物相态以控制PMOS和NMOS晶体管的有效功函数，从而得到对NMOS和PMOS均适合的阈值电压。
但上述的全硅化栅电极形成方法工艺复杂且形成的产品良率低、产品性能低下。
发明内容
本发明解决的问题是提供一种形成产品良率高且产品性能好的CMOS形成方法。
为解决上述问题，本发明提供一种CMOS形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和与第一区域相对的第二区域；在所述第一区域和第二区域的所述半导体衬底表面形成栅介质层；在所述第一区域的栅介质层表面形成第一多晶硅层，在所述第二区域的栅介质层表面形成第二多晶硅层；在所述半导体衬底表面形成与所述第一多晶硅层和所述第二多晶硅层表面齐平的介质层；所述介质层表面形成第一金属层，所述第一金属层覆盖所述第一多晶硅层和所述第二多晶硅层；形成覆盖所述第一区域的第一金属层表面的隔离层；在所述第一区域的隔离层表面和第二区域的第一金属层表面形成第二金属层；采用退火工艺在所述第一多晶硅层内形成第一金属硅化物层，在所述第二多晶硅层内形成第二金属硅化物层。
可选的，所述第一金属硅化物层的金属摩尔百分比小于第二金属硅化物层的金属摩尔百分比。
可选的，所述第一金属层材料为镍、钴、钛、或铂。
可选的，所述第一金属层厚度为400埃至800埃。
可选的，所述第二金属层材料与第一金属层材料相同。
可选的，所述第二金属层材料为镍、钴、钛、或铂。
可选的，所述第二金属层厚度为400埃至800埃。
可选的，所述第一多晶硅层厚度为800埃至1200埃。
可选的，所述第二多晶硅层厚度为800埃至1200埃。
可选的，所述第一金属硅化物层材料为NiSi。
可选的，所述第二金属硅化物层材料为Ni2Si或Ni3Si。
可选的，所述隔离层材料为氮化硅或氮氧化硅。
可选的，所述退火工艺为快速热退火工艺。
可选的，所述退火工艺参数为：采用快速热退火炉，退火温度为200℃至350℃。
可选的，还包括：去除未反应的第一金属层、第二金属层和隔离层；对所述第一金属硅化物层和第二金属硅化物层进行退火。
可选的，所述对所述第一金属硅化物层和第二金属硅化物层进行退火工艺参数为：采用快速热退火炉，退火温度为300℃至600℃。
与现有技术相比，本发明具有以下优点：本发明的实施例在第一多晶硅层和第二多晶硅层表面形成第一金属层，然后采用隔离层隔离第一区域的第一金属层，再形成覆盖隔离层和第一金属层的第二金属层，从而使得与第一多晶硅层和第二多晶硅层接触的金属层厚度不同，与第一多晶硅层直接接触的金属层厚度小于与第二多晶硅层表面直接接触的金属层厚度，从而能在一次退火工艺中，形成不同配比的金属硅化物，所述第一金属硅化物层的金属摩尔百分比小于第二金属硅化物层的金属摩尔百分比，金属硅化物层的金属摩尔百分比为金属硅化物层中的金属与硅的摩尔百分比。
本发明的实施例具有工艺简单，只需一次去除工艺即可形成配比不同的金属硅化物，对产品的刻蚀损伤小，产品良率高。
附图说明
图1是本发明一实施例的CMOS形成方法的过程示意图；
图2至图9是本发明一实施例的CMOS形成方法的剖面过程示意图。
具体实施方式
现有技术中，采用不同的硅化物相态以控制PMOS和NMOS晶体管的有效功函数，来取代NMOS和PMOS的金属栅极采用不同的金属；但是，本发明的发明人对现有技术形成不同的硅化物相态的工艺进行研究，发现：现有技术通常先在某一区域(NMOS或PMOS)形成第一相态硅化物，然后在另一区域(PMOS或NMOS)形成第二相态硅化物，由于在形成不同的硅化物相态需要进行多次的沉积刻蚀工艺，比如在形成第一相态硅化物时需要对多余的第一相态硅化物进行刻蚀去除，在形成第二相态硅化物需要对多余的第二相态硅化物进行刻蚀去除，在上述的多次刻蚀去除工艺中较易对产品形成刻蚀损伤。
为此，本发明的发明人提出一种CMOS形成方法，请参考图1，包括如下步骤：
步骤S101，提供半导体衬底，所述半导体衬底包括第一区域和与第一区域相对的第二区域；
步骤S102，在所述第一区域和第二区域的所述半导体衬底表面形成栅介质层；在所述第一区域的栅介质层表面形成第一多晶硅层，在所述第二区域的栅介质层表面形成第二多晶硅层；
步骤S103，在所述半导体衬底表面形成与所述第一多晶硅层和所述第二多晶硅层表面齐平的介质层；
步骤S104，所述介质层表面形成第一金属层，所述第一金属层覆盖所述第一多晶硅层和所述第二多晶硅层；
步骤S104，形成覆盖所述第一区域的第一金属层表面的隔离层；
步骤S105，在所述第一区域的隔离层表面和第二区域的第一金属层表面形成第二金属层；
步骤S106，采用退火工艺在所述第一多晶硅层内形成第一金属硅化物层，在所述第二多晶硅层内形成第二金属硅化物层；
步骤S107，去除未反应的第一金属层、第二金属层和隔离层；对所述第一金属硅化物层和第二金属硅化物层进行退火。
具体地，所述第一区域为NMOS或PMOS区域，所述第二区域为PMOS或NMOS区域，所述第一区域与第二区域相邻或间隔。
所述第一金属层材料为镍、钴、钛、或铂；所述第二金属层材料为镍、钴、钛、或铂。
所述第一金属硅化物层的金属摩尔百分比小于第二金属硅化物层的金属摩尔百分比。
较佳地，所述第一金属硅化物层材料为NiSi，所述第二金属硅化物层材料为Ni2Si或Ni3Si。
本发明的实施例在第一多晶硅层和第二多晶硅层表面形成第一金属层，然后采用隔离层隔离第一区域的第一金属层，再形成覆盖隔离层和第一金属层的第二金属层，从而使得与第一多晶硅层和第二多晶硅层接触的金属层厚度不同，与第一多晶硅层直接接触的金属层厚度小于与第二多晶硅层表面直接接触的金属层厚度，从而能在一次退火工艺中，形成不同配比的金属硅化物，所述第一金属硅化物层的金属摩尔百分比小于第二金属硅化物层的金属摩尔百分比，金属硅化物层的金属摩尔百分比为金属硅化物层中的金属与硅的摩尔百分比。
本发明的实施例具有工艺简单，只需一次去除工艺即可形成配比不同的金属硅化物，对产品的刻蚀损伤小，产品良率高。
下面结合一具体实施例对本发明的CMOS形成方法做具体说明。
请参考图2，提供半导体衬底100，所述半导体衬底100包括第一区域I和与第一区域I相对的第二区域II。
所述半导体衬底100用于为后续工艺提供平台，所述半导体衬底100可以选自N型硅衬底、P型硅衬底、绝缘层上的硅(SOI)等衬底。所述半导体衬底100为300mm硅片或者450mm硅片；
所述半导体衬底100包括第一区域I和与第一区域I相对的第二区域II，在本实施例中，所述第一区域I为NMOS区域，第二区域为PMOS区域；所述第一区域I和第二区域II之间采用隔离结构隔离，所述隔离结构为LOCOS或为浅沟槽隔离结构(STI)，在本实施例中，所述隔离结构为浅沟槽隔离结构。
相应地，所述半导体衬底100的第一区域I具有P型掺杂阱(未图示)，所述半导体衬底100的第二区域II具有N型掺杂阱(未图示)。
请参考图3，在所述第一区域I和第二区域II的所述半导体衬底100表面形成栅介质层110；在所述第一区域I的栅介质层110表面形成第一多晶硅层121，在所述第二区域II的栅介质层表面形成第二多晶硅层122；
所述第一多晶硅层121的厚度为800埃至1200埃，所述第二多晶硅层122的厚度为800埃至1200埃。
具体地，采用沉积工艺或者热氧化工艺在所述半导体衬底100的第一区域I和第二区域II表面形成氧化硅层(未图示)；
采用沉积工艺在所述氧化硅层表面形成多晶硅层(未图示)；
采用沉积工艺在所述多晶硅层表面形成硬掩膜层(未图示)；
在所述硬掩膜层表面形成光刻胶图形，所述光刻图形与第一多晶硅层121和第二多晶硅层122对应，以所述光刻胶层为掩膜，依次刻蚀所述硬掩膜层、多晶硅层和氧化硅层，形成位于第一区域I半导体衬底100表面的栅介质层110和位于栅介质层110表面的第一多晶硅层121，以及位于第二区域II半导体衬底100表面的栅介质层110和位于栅介质层110表面的第二多晶硅层122，且所述第一多晶硅层121和第二多晶硅层122表面具有未刻蚀的硬掩膜层保护。
请依旧参考图3，在形成栅介质层110、第一多晶硅层121和第二多晶硅层122后，还可以在第一多晶硅层121两侧的半导体衬底100表面、第二多晶硅层122两侧的半导体衬底100表面形成侧墙。
还可以在第一多晶硅层121两侧的半导体衬底内形成源极区和漏极区，以及在所述第二多晶硅层122两侧半导体衬底内形成源极区和漏极区，并在源极区和漏极区内形成金属硅化物层。
具体地，侧墙、源极区、漏极区和金属硅化物层的形成工艺和步骤可以参考现有技术，在这里不再赘述。
请参考图4，在所述半导体衬底100表面形成与所述第一多晶硅层121和所述第二多晶硅层122表面齐平的介质层140。
具体地，去除所述第一多晶硅层121和第二多晶硅层122表面具有未刻蚀的硬掩膜层，所述硬掩膜层的去除方法为湿法或者平坦化工艺，所述硬掩膜可以在沉积介质层140之前去除，也可以在沉积介质薄膜后，平坦化所述介质薄膜形成介质层140的平坦化工艺中一并去除。
所述介质层140的形成步骤包括：采用沉积工艺形成介质薄膜(未图示)，所述介质薄膜的材料为氧化硅或低k介质材料，所述介质薄膜覆盖所述第一多晶硅层121和第二多晶硅层122；
对所述覆盖所述第一多晶硅层121和第二多晶硅层122的介质薄膜进行平坦化直至暴露出所述第一多晶硅层121和第二多晶硅层122，所述平坦化工艺为化学机械抛光工艺，若之前步骤中未去除未刻蚀的硬掩膜层，可在所述平坦化工艺一并去除，平坦化工艺执行完毕后，平坦化后的介质薄膜形成所述介质层140。
请参考图5，所述介质层140表面形成第一金属层150，所述第一金属层150覆盖所述第一多晶硅层121和所述第二多晶硅层122。
具体的，所述第一金属层150的材料为镍、钴、钛、或铂，所述第一金属层150厚度为400埃至800埃，所述第一金属层150的形成工艺物理气相沉积。
所述第一金属层150用于与所述第一多晶硅层121反应形成金属摩尔百分比小的金属硅化物层，所述第一金属层150与后续形成的第二金属层与所述第二多晶硅层122反应形成金属摩尔百分比大的金属硅化物层。
较佳地，所述第一金属层150厚度为400埃至800埃，能够与所述第一多晶硅层121反应形成金属摩尔百分比小的金属硅化物层，且能够与后续形成的第二金属层与所述第二多晶硅层122反应形成金属摩尔百分比大的金属硅化物层。
在一实施例中，所述第一金属层150的材料为镍，所述第一金属层150厚度为400埃至800埃，从而能够与所述第一多晶硅层121反应形成NiSi，而与后续形成的第二金属层与所述第二多晶硅层122反应形成Ni2Si或Ni3Si，从而使得当所述第一区域I为NMOS区域，第二区域为PMOS区域时，同时满足NMOS和PMOS对金属硅化物功函数的需求。
请参考图6，形成覆盖所述第一区域I的第一金属层150表面的隔离层160。
所述隔离层160材料为氮化硅、氮氧化硅等介质材料，所述隔离层160用于隔离第一区域的所述第一多晶硅层121，使得与第一多晶硅层121直接接触的金属层的厚度小于与第二多晶硅层122直接接触的金属层厚度。
所述隔离层160的形成步骤包括：
采用化学气相沉积工艺形成覆盖第一金属层150表面的介质材料层；
采用光刻工艺去除覆盖所述第二区域II的第一金属层150表面的介质材料层，暴露出所述第二区域II的第一金属层150表面，形成所述隔离层160。
请参考图7，在所述第一区域I的隔离层160表面和第二区域II的第一金属层150表面形成第二金属层170。
所述第二金属层170材料与第一金属层150材料一致，所述第二金属层170材料为镍、钴、钛、或铂，所述第二金属层170厚度为400埃至800埃，所述第二金属层170的形成工艺为物理气相沉积。
需要说明的是，位于第一区域I的第二金属层170与第一金属层150直接具有隔离层160隔离，所以位于第一区域I的第二金属层170不参与与所述第一多晶硅层121反应，因此与所述第一区域I的第一多晶硅层121反应的只有第一金属层150，而位于第二区域II的第二金属层170直接叠加在所述第一金属层150表面，因而能够参与与第二多晶硅层122的反应。
请参考图8，采用退火工艺在所述第一多晶硅层121内形成第一金属硅化物层171，在所述第二多晶硅层122内形成第二金属硅化物层172。
所述退火工艺为快速热退火工艺(RapidThermalAnnealing，RTA)，具体地，所述退火工艺具体参数为：采用快速热退火炉，退火温度为200℃至350℃。
由之前的分析可知，位于第一区域I的第二金属层170与第一金属层150直接具有隔离层160隔离，所以位于第一区域I的第二金属层170不参与与所述第一多晶硅层121反应，因此与所述第一区域I的第一多晶硅层121反应的只有第一金属层150，而位于第二区域II的第二金属层170直接叠加在所述第一金属层150表面，因而能够参与与第二多晶硅层122的反应，因此，第一金属硅化物层171的金属摩尔百分比小于第二金属硅化物层172的金属摩尔百分比。
在另一实施例中，第一区域为NMOS区域，第二区域为PMOS区域，所述第二金属层材料为镍，第一金属硅化物层171材料为NiSi，第二金属硅化物层172材料为Ni2Si或Ni3Si，本实施例能够一步退火形成材料为NiSi的第一金属硅化物层171和材料为Ni2Si或Ni3Si的第二金属硅化物层172，且NiSi的功函数符合NMOS的要求，Ni2Si或Ni3Si的功函数符合PMOS的要求。进一步的，本实施例通过厚度调节来形成配比不同的金属硅化物，第一金属硅化物层171和第二金属硅化物层172元素配比可调空间大，能够形成较优的匹配NMOS和PMOS功函数的材料。
请参考图9，去除未反应的第一金属层150、第二金属层170和隔离层160；对所述第一金属硅化物层和第二金属硅化物层进行退火。
去除未反应的第一金属层150、第二金属层170和隔离层160的工艺为湿法或干法刻蚀工艺。
对第一金属硅化物层171和第二金属硅化物层172退火工艺为高温热退火，用于稳定第一金属硅化物层171和第二金属硅化物层172。
所述退火工艺具体参数为：采用快速热退火炉，退火温度为300℃至600℃。
本发明的实施例在第一多晶硅层和第二多晶硅层表面形成第一金属层，然后采用隔离层隔离第一区域的第一金属层，再形成覆盖隔离层和第一金属层的第二金属层，从而使得与第一多晶硅层和第二多晶硅层接触的金属层厚度不同，与第一多晶硅层直接接触的金属层厚度小于与第二多晶硅层表面直接接触的金属层厚度，从而能在一次退火工艺中，形成不同配比的金属硅化物，所述第一金属硅化物层的金属摩尔百分比小于第二金属硅化物层的金属摩尔百分比，金属硅化物层的金属摩尔百分比为金属硅化物层中的金属与硅的摩尔百分比。
本发明的实施例具有工艺简单，只需一次去除工艺即可形成配比不同的金属硅化物，对产品的刻蚀损伤小，产品良率高。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (16)
1.一种CMOS形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和与第一区域相对的第二区域；
在所述第一区域和第二区域的所述半导体衬底表面形成栅介质层；在所述第一区域的栅介质层表面形成第一多晶硅层，在所述第二区域的栅介质层表面形成第二多晶硅层；
在所述半导体衬底表面形成与所述第一多晶硅层和所述第二多晶硅层表面齐平的介质层；
所述介质层表面形成第一金属层，所述第一金属层覆盖所述第一多晶硅层和所述第二多晶硅层；
形成覆盖所述第一区域的第一金属层表面的隔离层，所述隔离层为介质材料；
在所述第一区域的隔离层表面和第二区域的第一金属层表面形成第二金属层；
采用退火工艺在所述第一多晶硅层内形成第一金属硅化物层，在所述第二多晶硅层内形成第二金属硅化物层。
2.如权利要求1所述的CMOS形成方法，其特征在于，所述第一金属硅化物层的金属摩尔百分比小于第二金属硅化物层的金属摩尔百分比。
3.如权利要求1所述的CMOS形成方法，其特征在于，所述第一金属层材料为镍、钴、钛或铂。
4.如权利要求1所述的CMOS形成方法，其特征在于，所述第一金属层厚度为400埃至800埃。
5.如权利要求3所述的CMOS形成方法，其特征在于，所述第二金属层材料与第一金属层材料相同。
6.如权利要求5所述的CMOS形成方法，其特征在于，所述第二金属层材料为镍、钴、钛或铂。
7.如权利要求1所述的CMOS形成方法，其特征在于，所述第二金属层厚度为400埃至800埃。
8.如权利要求1所述的CMOS形成方法，其特征在于，所述第一多晶硅层厚度为800埃至1200埃。
9.如权利要求1所述的CMOS形成方法，其特征在于，所述第二多晶硅层厚度为800埃至1200埃。
10.如权利要求1所述的CMOS形成方法，其特征在于，所述第一金属硅化物层材料为NiSi。
11.如权利要求1所述的CMOS形成方法，其特征在于，所述第二金属硅化物层材料为Ni2Si或Ni3Si。
12.如权利要求1所述的CMOS形成方法，其特征在于，所述隔离层材料为氮化硅或氮氧化硅。
13.如权利要求1所述的CMOS形成方法，其特征在于，所述退火工艺为快速热退火工艺。
14.如权利要求13所述的CMOS形成方法，其特征在于，所述退火工艺参数为：采用快速热退火炉，退火温度为200℃至350℃。
15.如权利要求1所述的CMOS形成方法，其特征在于，还包括：去除未反应的第一金属层、第二金属层和隔离层；对所述第一金属硅化物层和第二金属硅化物层进行退火。
16.如权利要求15所述的CMOS形成方法，其特征在于，所述对所述第一金属硅化物层和第二金属硅化物层进行退火工艺参数为：采用快速热退火炉，退火温度为300℃至600℃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110338864.0A CN103094085B (zh) | 2011-10-31 | 2011-10-31 | Cmos形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110338864.0A CN103094085B (zh) | 2011-10-31 | 2011-10-31 | Cmos形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103094085A CN103094085A (zh) | 2013-05-08 |
| CN103094085B true CN103094085B (zh) | 2016-03-16 |
Family
ID=48206514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110338864.0A Active CN103094085B (zh) | 2011-10-31 | 2011-10-31 | Cmos形成方法 |
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| Country | Link |
|---|---|
| CN (1) | CN103094085B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107437501A (zh) * | 2016-05-26 | 2017-12-05 | 北大方正集团有限公司 | 一种栅极结构及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114893A (ja) * | 2004-10-11 | 2006-04-27 | Samsung Electronics Co Ltd | 半導体装置のシリサイド膜の形成方法 |
| CN101090116A (zh) * | 2006-06-13 | 2007-12-19 | 株式会社瑞萨科技 | 半导体装置及其制造方法 |
-
2011
- 2011-10-31 CN CN201110338864.0A patent/CN103094085B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114893A (ja) * | 2004-10-11 | 2006-04-27 | Samsung Electronics Co Ltd | 半導体装置のシリサイド膜の形成方法 |
| CN101090116A (zh) * | 2006-06-13 | 2007-12-19 | 株式会社瑞萨科技 | 半导体装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103094085A (zh) | 2013-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |