CN103092803A - 从设备的时钟控制方法及基带芯片 - Google Patents

Abstract

本发明涉及终端设备，公开了一种从设备的时钟控制方法及基带芯片。本发明中，不再通过软件的方式控制从设备的时钟关闭和开启，而是根据HSEL信号和HTRANS信号的状态，对从设备的时钟关闭和开启进行控制。通过从底层硬件加以控制，可以关闭传统软件方法无法去关闭的存放系统代码的内存模块以及外存控制器模块时钟，简单高效、无风险，且省去了软件判断所需的时延，在不需要访问从设备时，能够及时控制该从设备的时钟关闭，从而大大节省了系统的功耗。

Description

从设备的时钟控制方法及基带芯片

技术领域

本发明涉及终端设备，特别涉及终端设备中的功耗控制技术。

背景技术

随着通讯技术的飞速发展，像手机这样的终端设备需要承载的业务类型越来越多，像手机上网、手机导航、高速数据下载/上传、视频电话、手机电视、3D游戏、流媒体等等，而实现这些业务功能一般都需要手机基带芯片内部各个模块紧密配合，同时或者分时工作。显然，如果在业务状态下，简单的将手机各功能模块一直打开，手机功耗将会很大。所以动态时钟管理就要根据不同的业务和状态，只打开必要的处理器和模块时钟，从而动态的调节手机功耗，以达到最小化手机功耗的目的。因此，如何通过简单可靠的方法实现这种多处理器核条件下基带系统的时钟动态控制，对于提高高端手机的待机时间、通话时间而言将越来越重要。

由于手机基带芯片都具有丰富的模块功能，许多高端的基带芯片都是多核处理器结构，拥有强大高速的处理能力。越是复杂的芯片架构，对精确控制时钟和电源的要求也越高。众所周知，SOC芯片(系统级芯片)的功耗控制很大程度取决于芯片内部的各个IP模块(也称为从设备)是否能够做到精细化时钟管理，而精细化时钟管理的基础就是不访问的IP模块能够在第一时间进入时钟关闭状态；而一旦访问又能够快速的实现时钟打开。

目前市场上主流的基带芯片对于时钟的控制，都是由软件来进行时钟关闭(打开关闭某个模块的时钟，在需要使用的时候将时钟打开，在退出使用的时候关闭)，在芯片中留有软件控制接口。如果每个模块只有1个master(主设备)去访问，那这个软件控制很容易，访问的时候打开时钟，访问结束则关闭时钟；这种方式在简单的单核处理芯片中可能很常见。但是在多核处理芯片或者复杂一点的单核处理芯片，很多模块都会有多个master去访问，只有所有的master都不访问某IP模块，该模块的时钟才能关闭。如果单纯从软件上去控制关闭时钟，则需要做软件互斥。

下面以双核处理芯片都会同时访问某模块为例，说明软件上所做的互斥。两个核分别为核1、核0，核1和核0经常同时访问模块0，两个核都不访问模块0的时候则关闭时钟。也就是说当1个核访问结束，需要先判断另外1个核是否在访问；如果没有访问，则可以关闭时钟；如果正在访问，则不可关闭时钟。但有些巧合的时候，是会让模块或者系统运行出错的，如：核1访问结束去判断的时候核0没有在访问模块0，当核1关闭时钟的时候恰好核0开始访问模块0，这就会导致系统运行失败。因此在软件处理上，需要对这个时间进行保护，即核1认为核0没有在访问模块0至核1关闭模块0时钟操作完成，这段时间内将都不允许核0访问模块。

如图1所示的双核处理芯片时钟控制流程图。首先需要设定4个全局变量，Flag0，Flag1，Enflag0，Enflag1：

Flag0为1表示核0不允许关闭时钟，Flag0为0表示核0允许关闭时钟。

Flag1为1表示核1不允许关闭时钟，Flag1为0表示核1允许关闭时钟。

Enflag0为1表示允许修改Flag1的值，Enflag0为0表示不允许修改Flag1的值。

Enflag1为1表示允许修改Flag0的值，Enflag1为0表示不允许修改Flag0的值。

然而，这种单纯的软件控制时钟的方法存在不足，越来越不能满足产品和市场需求，总结如下：

(1)处理复杂、易导致系统运行失败：在很多情况下，会有超过两个以上的master访问同一个模块，这就导致软件控制很复杂，而且处理不当，系统就会运行失败。

(2)有的模块时钟无法关闭：一些模块是软件无法判断何时去访问的，比如说代码运行的存储空间，包括SOC的片内RAM(随机存取存储器)模块以及SDRAM(同步动态存储器)控制器等，因为软件无法预知何时调用存储器上的代码，这就无法通过软件实时并准确的判断的。

由此可见，通过软件控制的方式将使一些模块(如程序运行区域)的时钟无法关闭，而且多核处理器关闭时钟时，需要做寄存器访问的互斥处理，软件复杂、易出错。

另外，由于每次需要关闭某个模块(即从设备Slave)的时钟的时候，需要软件去判断将该从设备的时钟关闭，这必然会产生一个延时(Tdelay_sw)。这个延时将与软件的代码长度有关。在目前常用的多核芯片系统中，一般从设备将会有超过两个以上的主设备同时访问，这个Tdelay_sw就至少需要300个的总线周期(主设备越多这个延时就越长)，软件才能处理完一次判断。也就是说，目前的通过软件的方式，无法及时控制从设备的时钟关闭，在时间上有一定的迟延，增加了系统功耗。

发明内容

本发明的目的在于提供一种从设备的时钟控制方法及基带芯片，大大降低了软件负担和复杂度，减小了多个处理器核的同步开销和出错的可能性，使得时钟的控制处理简单，保证了系统运行的稳健性，而且也不会存在控制不到的模块，在不需要访问从设备时，能够及时控制该从设备的时钟关闭，从而大大节省了系统的功耗。

为解决上述技术问题，本发明的实施方式提供了一种从设备的时钟控制方法，包含以下步骤：

监测高级微控制器总线架构AMBA之高级高性能总线AHB的主设备与从设备之间的HTRANS信号；

如果监测到所述HTRANS信号为0b00，则关闭所述从设备的时钟，并将表示在一个周期内所述从设备与所述主设备之间的通讯正常完成与否的HREADY信号拉低；

如果监测到所述HTRANS信号不为0b00，则开启所述从设备的时钟，并放弃对所述HREADY信号的拉低操作。

本发明的实施方式还提供了一种基带芯片，包含：

监测模块，用于监测高级微控制器总线架构AMBA之高级高性能总线AHB的主设备与从设备之间的HTRANS信号；

判断模块，用于判断所述监测模块监测到的HTRANS信号是否为0b00；

控制模块，用于在所述判断模块判定所述监测到的HTRANS信号为0b00后，关闭所述从设备的时钟，将表示在一个周期内所述从设备与所述主设备之间的通讯正常完成与否的HREADY信号拉低；在所述判断模块判定所述监测到的HTRANS信号不为0b00后，开启所述从设备的时钟，并放弃对所述HREADY信号的拉低操作。。

本发明实施方式相对于现有技术而言，不再通过软件的方式控制从设备的时钟关闭和开启，而是根据HTRANS信号的检测结果，对从设备的时钟关闭和开启进行控制。由于在协议中本身就规定了HTRANS信号为0b00时表示AHB总线通信处于空闲状态，即主、从设备之间并无信号交互。因此可以直接利用HTRANS信号，快速地自动判断并实现各个模块的时钟打开或者关闭。通过从底层硬件加以控制，可以关闭传统软件方法无法去关闭的存放系统代码的内存模块以及外存控制器模块时钟，如：SHRAM(共享随机存取存储器)、DDR(双倍速率同步动态随机存储器)等某些代码和指令直接运行的区域。因为在现有的软件控制中，中央处理器CPU何时去调用存储器上的代码或者数据，CPU是无法提前预知的，当然也就无法控制其时钟的关闭，而本发明从底层硬件加以控制，实现了这种用传统方法无法关闭时钟模块的时钟开关控制。

而且，由于传统的通过软件实现的方式，随着芯片内核增加软件会变得相当复杂，特别是多核处理器因为其操作系统不同，其调度时序不一致而导致多核之间软件交互非常复杂，且还很容易出现某个模块或者整个系统运行失败而导致时钟误关闭而导致系统异常，因此其可靠性也比较差。而在本发明中，利用底层硬件可以直接获知是否需要关闭时钟，几乎不需要任何软件配置，简单高效、无风险，且省去了软件判断所需的时延，在不需要访问从设备时，能够及时控制该从设备的时钟关闭，从而大大节省了系统的功耗。

另外，由于只要监测到HTRANS信号为0b00就关闭从设备的时钟，可使得即使该从设备的片选信号HSEL信号被拉高的，但实际上主设备与该从设备之间并无信号交互(HTRANS信号为0b00)时，也能关闭该从设备的时钟。通过关闭HSEL信号被拉高的但实际处于闲置状态的从设备的时钟，可以进一步节约系统的功耗。

进一步地，在监测到所述HTRANS信号为0b00后，关闭所述从设备的时钟之前，先等待预定的N个时钟。如果在所述N个时钟内，监测到的所述HTRANS信号始终为0b00，则再执行关闭所述从设备的时钟的步骤；如果在所述N个时钟内，监测到的所述HTRANS信号发生了变化，则禁止关闭所述从设备的时钟。通过在HTRANS信号为0b00后N个时钟的HTRANS信号监测，可以确保主、从设备之间无信号交互的空闲态已是稳定的一个状态，此时再关闭从设备的时钟，可以有效避免从设备的时钟在短时间内的重复开、关，进一步保证了系统运行的稳定性、节省了系统的功耗。

进一步地，HTRANS信号的监测，在所述从设备的片选信号HSEL信号被拉高时被触发。HSEL信号被拉高时表示主设备请求访问该从设备，因此，在主设备有访问该从设备的需求时，再通过HTRANS信号的监测自动判断并实现从设备的时钟打开或者关闭，进一步节省了系统的功耗。

附图说明

图1是根据现有技术中的双核处理芯片时钟控制流程图；

图2是根据现有技术中的从设备的时钟控制示意图；

图3是根据现有技术中的各信号的时序示意图；

图4是根据本发明第一实施方式的从设备的时钟控制方法示意图；

图5是根据本发明第一实施方式的从设备的时钟控制方法流程图；

图6是根据本发明第二实施方式中的各信号的时序示意图；

图7是根据本发明第三实施方式的基带芯片结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

本发明的第一实施方式涉及一种从设备的时钟控制方法。本领域技术人员可以理解，现有的从设备的时钟控制如图2所示，总线时钟HCLK_M先由时钟模块提供，主设备(AHB Master)如果需使用从设备x(AHB Slave_x)，则主设备需要先选中该从设备x，将该从设备的片选信号HSEL_x拉高后，此时软件已经通过如图1所示的流程得到该从设备的时钟需要开启的判断结果，该判断结果即为图2中的SW_GATE信号。根据该SW_GATE信号将从设备的时钟HCLK_S打开，主设备和该从设备根据AHB总线规范进行通信。在主设备发出访问的请求后，如果该从设备侧将HREADY信号拉高，则表示本次通讯可以正常完成，反之则表示本次通讯无法正常完成，数据需要保持在总线接口上。然而，这种单纯利用软件的方法难以做到时钟的精细化处理，经常苦于多个主设备都会使用一个从设备IP，导致时钟的开关软件很难控制甚至无法控制，进而导致功耗较差。而且，在每次关闭时钟的时候，需要软件去判断将HCLK_S关闭，这必然会产生一个延时Tdelay_sw，如图3所示。这个延时将与软件的代码长度有关。在目前常用的多核芯片系统中，一般从设备将会有超过两个以上的主设备同时访问，这个Tdelay_sw就至少需要300个的总线周期(主设备越多这个延时就越长)，软件才能处理完一次判断。也就是说Tdelay_sw＝300*Tbusclk(总线周期)。

因此，在本实施方式中，通过检测跨接在主设备和从设备之间的AHB总线(高级高性能总线)固有的HTRANS信号，根据监测到的HTRANS信号实现各个从设备的时钟控制，如图4所示。

具体流程如图5所示，在步骤501中，判断从设备的片选信号HSEL是否被拉高，如果有被拉高，则进入步骤502，触发HTRANS信号的监控。

具体地说，如图4所示，译码器根据地址信号(HADDR)输出的片选信号HSEL，不仅输出到相应的从设备中，也用于使能时钟控制模块。当该HSEL被拉高时，该时钟控制模块开始工作。

接着，在步骤502中，时钟控制模块监测HTRANS信号，如图4所示。具体地说，监测跨接在主设备和从设备之间的AHB总线中固有的HTRANS信号，该HTRANS信号由2根信号线表示，即HTRANS信号有4个状态：0b00、0b01、0b10、0b11。在协议中规定，当HTRANS信号为0b00时(即2根信号线表示为0b00)，说明主设备和该从设备之间不存在信息交互，处于空闲状态，当HTRANS信号不为0b00时(即2根信号线表示为0b01、0b10、0b11)，说明主设备和该从设备之间存在信息交互。因此，在本实施方式中，时钟控制模块需要监测HTRANS信号，以迅速判断出是否需要关闭该从设备的时钟，或是否需要开启该从设备的时钟。

接着，在步骤503中，时钟控制模块根据监测结果发出指示信号。具体地说，如果时钟控制模块监测到HTRANS信号为0b00，则认为是空闲模式，关闭该从设备的时钟，并将表示在一个周期内从设备与主设备之间的通讯正常完成与否的HREADY_M信号拉低；如果时钟控制模块监测到HTRANS信号不为0b00，则开启该从设备的时钟，并放弃对所述HREADY_M信号的拉低操作。

需要说明的是，当从身边的片选信号HSEL有被拉低时，就自动将时钟关闭，而且将HREADY_M信号一直拉低。也就是说，对于从设备的时钟控制，只有HSEL为高且HTRANS[1:0]不为0b00的时候，才输出时钟给该从设备。

如图4所示，当时钟控制模块监测到HTRANS信号为0b00时，认为是空闲(IDLE)模式，输出信号CLK_GATE，指示可以关闭该从设备的时钟，同时将返回的HREADY_M信号拉低。当该从设备处于空闲模式时，一旦监测到AHB总线上有访问该从设备(HSRANS[1:0]不为0b00)，则立刻打开时钟，然后放弃HREADY_M信号的拉低操作。

本领域技术人员可以理解，在HSEL有效(高)后，主设备将挂起等待HREADY_M信号拉高后再进行后续的访问，也就是说每次访问会增加一个延迟，这个延迟(Tdelay_hw)是固定了的16个总线周期，对整个连续访问的模块性能几乎没有影响。

不难发现，在本实施方式中，直接利用了HTRANS信号，从底层硬件加以控制，从而可以关闭传统软件方法无法去关闭的存放系统代码的内存模块以及外存控制器模块时钟。而且，由于传统的通过软件实现的方式，随着芯片内核增加软件会变得相当复杂，特别是多核处理器因为其操作系统不同，其调度时序不一致而导致多核之间软件交互非常复杂，且还很容易出现某个模块或者整个系统运行失败而导致时钟误关闭而导致系统异常，因此其可靠性也比较差。而在本实施方式中，利用底层硬件可以直接获知是否需要关闭时钟，几乎不需要任何软件配置，简单高效、无风险，且省去了软件判断所需的时延，在不需要访问从设备时，能够及时控制该从设备的时钟关闭，从而大大节省了系统的功耗。

另外，由于只要监测到HTRANS信号为0b00就关闭从设备的时钟，可使得即使该从设备的片选信号HSEL信号被拉高的，但实际上主设备与该从设备之间并无信号交互(HTRANS信号为0b00)时，也能关闭该从设备的时钟。通过关闭HSEL信号被拉高的但实际处于闲置状态的从设备的时钟，可以进一步节约系统的功耗。

本发明的第二实施方式涉及一种从设备的时钟控制方法。第二实施方式在第一实施方式的基础上作了进一步改进，主要改进之处在于：在本发明第二实施方式中，在时钟控制模块监测到HTRANS信号为0b00后，先等待预定的N个时钟(如等待16个时钟)，如果在这16个时钟内，监测到的HTRANS信号始终为0b00，则再执行关闭从设备的时钟的步骤；如果在这16个时钟内，监测到的HTRANS信号发生了变化，则不关闭该从设备的时钟。

也就是说，当HTRANS信号为0b00后，时钟控制模块并不立即关闭该从设备的时钟，而是继续判断在后续的16个AHB CLOCK内是否需要对该从设备进行访问，如果在后续的16个AHB CLOCK内没有对该从设备访问(HSRANS[1:0]为0b00)，一直处于空闲(IDLE)模式，则输出信号CLK_GATE，指示可以关闭该从设备的时钟，同时将返回的HREADY_M信号拉低，如图6所示。

通过在HTRANS信号为0b00后N个时钟的HTRANS信号监测，可以确保主、从设备之间无信号交互的空闲态已是稳定的一个状态，此时再关闭从设备的时钟，可以有效避免从设备的时钟在短时间内的重复开、关，进一步保证了系统运行的稳定性、节省了系统的功耗。

本领域技术人员可以理解，在目前常用的多核SOC芯片系统中，假设CPU的主频为520MHz，则软件关闭产生的延时理论上为：

Tdelay_sw＝300/520MHz＝0.577uS

在硬件控制时钟方式中，则硬件每次打开时钟延时理论上为0：

Tdelay_hw＝0uS

按照目前65nm芯片工艺，处理器的功率和时钟频率有一个固定的比值，以常用的ARM9为例，这个功率与时钟的比值参数约为P/clk＝0.4mW/MHz。

这样就可以计算出来，使用软件关闭一次时钟浪费的功耗为：

Wsw＝Tdelay_sw*P/clk*BUSCLK＝0.577uS*0.4mW/MHz*520MHz＝231nW

而由于本发明的实施方式中的硬件逻辑控制相对于CPU硬件而言非常简单，其功耗系数也要远小于CPU；所以估算新硬件产生的功耗主要就是，CPU在硬件关闭时钟的期间内(Tdelay_hw)所消耗的功耗。因此使用硬件打开一次时钟浪费的功耗为：

Whw＝0nW

由此可见，使用常规的软件方案，每次从设备时钟的开关需要损耗约231nW的功耗；而使用本发明的实施方式进行时钟开关，每次不需要额外消耗功耗；新发明有十分明显功耗优势，如果在频繁的开关操作中受益会非常大。

值得一提的是，上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包含相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。

本发明第三实施方式涉及一种基带芯片，如图7所示，包含：

监测模块，用于监测主设备与从设备之间的高级微控制器总线架构AHB总线的HTRANS信号。其中，监测模块在所述从设备的片选信号HSEL信号被拉高时被触发。

判断模块，用于判断所述监测模块监测到的HTRANS信号是否为0b00。

控制模块，用于在所述判断模块判定所述监测到的HTRANS信号为0b00后，关闭所述从设备的时钟，将表示在一个周期内所述从设备与所述主设备之间的通讯正常完成与否的HREADY信号拉低；在所述判断模块判定所述监测到的HTRANS信号不为0b00后，开启所述从设备的时钟，并放弃对所述HREADY信号的拉低操作。

其中，所述控制模块还用于在所述HSEL信号被拉低时，关闭所述从设备的时钟。

不难发现，本实施方式为与第一实施方式相对应的装置实施例，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。

值得一提的是，本实施方式中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施方式中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施方式中不存在其它的单元。

本发明第四实施方式涉及一种基带芯片。第四实施方式在第三实施方式的基础上作了进一步改进，主要改进之处在于：在本发明第四实施方式中，

控制模块还用于在所述判断模块判定所述监测到的HTRANS信号为0b00后，关闭所述从设备的时钟前，等待预定的N个时钟(如16个时钟)，在所述N个时钟内，监测到的所述HTRANS信号始终为0b00时，再关闭所述从设备的时钟，在所述N个时钟内，监测到的所述HTRANS信号发生了变化时，禁止关闭所述从设备的时钟。

通过在HTRANS信号为0b00后N个时钟的HTRANS信号监测，可以确保主、从设备之间无信号交互的空闲态已是稳定的一个状态，此时再关闭从设备的时钟，可以有效避免从设备的时钟在短时间内的重复开、关，进一步保证了系统运行的稳定性、节省了系统的功耗。

由于第二实施方式与本实施方式相互对应，因此本实施方式可与第二实施方式互相配合实施。第二实施方式中提到的相关技术细节在本实施方式中依然有效，在第一实施方式中所能达到的技术效果在本实施方式中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第二实施方式中。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种从设备的时钟控制方法，其特征在于，包含以下步骤：

监测高级微控制器总线架构AMBA之高级高性能总线AHB的主设备与从设备之间的HTRANS信号；

如果监测到所述HTRANS信号为0b00，则关闭所述从设备的时钟，并将表示在一个周期内所述从设备与所述主设备之间的通讯正常完成与否的HREADY信号拉低；

如果监测到所述HTRANS信号不为0b00，则开启所述从设备的时钟，并放弃对所述HREADY信号的拉低操作。

2.根据权利要求1所述的从设备的时钟控制方法，其特征在于，在监测到所述HTRANS信号为0b00后，关闭所述从设备的时钟之前，还包含以下步骤：

等待预定的N个时钟；

如果在所述N个时钟内，监测到的所述HTRANS信号始终为0b00，则再执行关闭所述从设备的时钟的步骤；如果在所述N个时钟内，监测到的所述HTRANS信号发生了变化，则禁止关闭所述从设备的时钟。

3.根据权利要求2所述的从设备的时钟控制方法，其特征在于，

所述N为16。

4.根据权利要求1所述的从设备的时钟控制方法，其特征在于

所述HTRANS信号的监测，在所述从设备的片选信号HSEL信号被拉高时被触发。

5.根据权利要求4所述的从设备的时钟控制方法，其特征在于，在所述HSEL信号被拉低时，关闭所述从设备的时钟。

6.一种基带芯片，其特征在于，包含：

监测模块，用于监测高级微控制器总线架构AMBA之高级高性能总线AHB的主设备与从设备之间的HTRANS信号；

判断模块，用于判断所述监测模块监测到的HTRANS信号是否为0b00；

控制模块，用于在所述判断模块判定所述监测到的HTRANS信号为0b00后，关闭所述从设备的时钟，将表示在一个周期内所述从设备与所述主设备之间的通讯正常完成与否的HREADY信号拉低；在所述判断模块判定所述监测到的HTRANS信号不为0b00后，开启所述从设备的时钟，并放弃对所述HREADY信号的拉低操作。

7.根据权利要求6所述的基带芯片，其特征在于，

控制模块还用于在所述判断模块判定所述监测到的HTRANS信号为0b00后，关闭所述从设备的时钟前，等待预定的N个时钟，在所述N个时钟内，监测到的所述HTRANS信号始终为0b00时，再关闭所述从设备的时钟，在所述N个时钟内，监测到的所述HTRANS信号发生了变化时，禁止关闭所述从设备的时钟。

8.根据权利要求7所述的基带芯片，其特征在于，

所述N为16。

9.根据权利要求6所述的基带芯片，其特征在于，

所述监测模块在所述从设备的片选信号HSEL信号被拉高时被触发。

10.根据权利要求9所述的基带芯片，其特征在于，

所述控制模块还用于在所述HSEL信号被拉低时，关闭所述从设备的时钟。

Images