CN102970045A - Omp的ldpc解码装置及转换奇偶校验矩阵生成装置 - Google Patents

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Abstract

本发明涉及一种基于OMP技术的LDPC解码装置及用于该装置的转换奇偶校验矩阵生成装置。奇偶校验矩阵生成装置包括行/列组定义部及奇偶校验矩阵转换部，其中，行/列组定义部，对具有矩阵元素以a1(2以上的整数)个行为单位移动a2(2以上的整数)个列的特性的奇偶校验矩阵，定义b1(2以上的整数)个行组及b2(2以上的整数)个列组。行组分别包含相互不重叠的a1的倍数个连续的行，列组分别包含相互不重叠的a2的倍数个连续的列。奇偶校验矩阵转换部对b1个行组中至少一部分的行组的奇偶校验矩阵内的位置进行重排，并且对b2个列组中至少一部分的列组的奇偶校验矩阵内的位置进行重排，生成奇偶校验矩阵的转换奇偶校验矩阵。

Description

OMP的LDPC解码装置及转换奇偶校验矩阵生成装置
技术领域
本发明的多个实施例涉及一种基于交叠消息传递(OMP，Overlapped Message Passing)技术的低密度奇偶校验(LDPC，Low Density Parity Check)解码装置及用于该装置的转换奇偶校验矩阵生成装置。
背景技术
为了在恶劣的数据传输环境下进行高品质、高可靠性通信，必须具备信道编码/解码技术。
信道编码/解码技术可能根据信道的性以多种形式使用，通常利用纠错码(Error Correcting Code)进行信号编码/解码的技术。
纠错码用于在不可靠的信道上实现可靠的通信，代表性的一例为使用低密度奇偶校验(LDPC：Low Density Parity Check)码的编码/解码技术(以下，简称为LDPC编码/解码)。
LDPC编码/解码作为使用简单的概率(probabilistic)解码方法的编码/解码技术，通过重复解码对接收信号进行解码。LDPC编码/解码依奇偶校验矩阵(Parity Check Matrix)来定义，该矩阵中大部分的元素具有零值(Zero Value)而极少数的元素具有非零值(Non-Zero Value，例如“1”值)。
然而，随着LDPC码的代码字(codeword)的长度增长，产生了LDPC重复解码引起的输出延迟的问题，并且为解决该问题正在进行多种研究。尤其是基于能够在减少硬件使用量的同时提高处理能力(throughput)的交叠消息传递(OMP，overlapped message passing)技术的LDPC解码，其关注度正在提高。
作为基于OMP技术的LDPC解码的代表例，有循环低密度奇偶校验码(Quasi-Cyclic LDPC)解码，在与之相关的韩国公开专利第2007-0042105号(发明名称：低密度奇偶校验码的奇偶校验矩阵设计方法)中，公开了确定低密度奇偶校验码的码率，按照所述确定的码率生成至少两个整数距离的循环矩阵，且将所述生成的至少两个整数距离循环矩阵加以组合生成基础矩阵，并且预定义与低密度奇偶校验码中能够支持的全部码率分别对应的至少一个子矩阵，利用对应于所述确定的码率定义的子矩阵，置换基础矩阵内的元素中值为1的元素，生成奇偶校验矩阵的方法。
另一方面，中国移动多媒体广播(CMMB，China Multimedia MobileBroadcasting)作为中国政府自身开发出的便携式移动广播技术标准，使用具有9216长度的代码字。因此，为了快速高效地对基于CMMB标准的代码字进行解码，需要使用LDPC解码技术。
然而，尽管基于CMMB标准的奇偶校验矩阵具有HS(High-Structured)LDPC结构，但在上述CMMB标准中存在着无法应用前面说明的QC LPDC解码的问题。
发明内容
本发明的目的在于，提出一种基于OMP技术的高效生成LDPC解码中使用的转换奇偶校验矩阵的装置，及使用转换奇偶校验矩阵的LDPC解码装置(例如，中国移动多媒体广播芯片)。
根据本发明的一实施例，提供了一种基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置包括：奇偶校验矩阵转换部，用于生成组成奇偶校验矩阵的多个子模块中的至少一部分的位置重排的奇偶校验矩阵。其中，所述奇偶校验矩阵具有矩阵元素以a1(2以上的整数)个行为单位重复地移动a2个列的特性，并且所述子模块的行的大小为所述a1的整数倍，所述子模块的列的大小为所述a2(2以上的整数)的整数倍。
另外，根据本发明的另一实施例，提供了一种基于OMP技术的LDPC解码装置包括：运算实施，在各个重复的解码过程中依照第1顺序进行校验节点运算且依照第2顺序进行变量节点运算，并且，同时进行一部分的校验节点运算和一部分的变量节点运算。其中，所述第1顺序与组成奇偶校验矩阵的多个子模块中至少一部分的位置重排得到的所述奇偶校验矩阵的转换奇偶校验矩阵的行的顺序(重排行的顺序)对应，所述第2顺序与所述转换奇偶校验矩阵的列的顺序(重排列的顺序)对应，所述奇偶校验矩阵具有矩阵元素以a1(2以上的整数)个行为单位重复地移动a2(2以上的整数)个列的特性，所述子模块的行的大小为所述a1的整数倍，所述子模块的列的大小为所述a2的整数倍。
另外，根据本发明的又一实施例，提供了一种基于OMP技术的LDPC解码装置包括：解码部，将组成奇偶校验矩阵的多个子模块中的至少一部分的位置经过重排的所述奇偶校验矩阵的转换奇偶校验矩阵利用来进行基于OMP技术的LDPC解码。其中，所述奇偶校验矩阵具有矩阵元素以a1个行为单位重复地移动a2个列的特性，并且所述子模块的行的大小为所述a1的整数倍，所述子模块的列的大小为所述a2的整数倍，该a1为2以上的整数且该a2为2以上的整数。
另外，根据本发明的又一实施例，提供了一种中国移动多媒体广播芯片，包括：解码部，利用第1奇偶校验矩阵对中国移动多媒体广播的数据进行基于OMP技术的LDPC解码。其中，所述第1奇偶校验矩阵为组成基于中国移动多媒体广播标准的第2奇偶校验矩阵的多个子模块的位置重排的矩阵。
根据本发明，能够容易地对如中国移动多媒体广播标准中使用的奇偶校验矩阵等的标准中使用的奇偶校验矩阵进行转换，使其能够使用在基于OMP技术的LDPC解码。
另外，根据本发明，其优点在于，在利用转换奇偶校验矩阵降低系统使用率的同时，提高了LDPC解码的速度。
附图说明
图1为用于说明LDPC编码/解码概念的附图；
图2为用于说明基于OMP技术的LDPC解码概念的附图；
图3为根据本发明一实施例的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置的简要组成示意图；
图4为根据本发明一实施例的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成方法的总流程顺序图；
图5及图6为CMMB标准中使用的奇偶校验矩阵的示意图；
图7为根据本发明一实施例定义的行及列的概念示意图；
图8及图9为根据本发明转换奇偶校验矩阵的一例的示意图；
图10为根据本发明一实施例的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置的简要组成示意图；
图11为根据本发明一实施例的组成运算实施部的第1运算器和第2运算器及其运行概念的示意图。
具体实施方式
由于本发明允许有各种变化及多种实施例，因此参照附图及说明书的详细说明介绍具体的实施例。然而，这并不是要将本发明限定到具体的实践模式，全部的变化、等同物和替代物均包含在本发明内而不脱离本发明的精神和技术范围。在描述附图时，相同的附图标记用于指示相同的元件。
以下，参照附图对本发明中的实施例进行详细说明。
图1为用于说明LDPC编码/解码概念的附图，具体地说，示出奇偶校验矩阵的一例及与之对应的因子图(Factor Graph)的附图。
一种模块编码/解码的LDPC编码/解码由奇偶校验矩阵定义。其中，为了减少编码/解码的复杂程度，使用包含较少个数的非零值(举一例如“1”，以下为了便于说明，假定“非零值”为“1”)的奇偶校验矩阵。另外，LDPC解码可以通过软判决(Soft Decision)解码算法的和积(Sum-Product)算法或最小和(Min-Sum)算法等进行。
并且，奇偶校验矩阵的各列(column)中包含的值为1的矩阵元素的个数与变量节点次数对应，奇偶校验矩阵的各行(row)中包含的值为1的矩阵元素的个数与校验节点次数对应。在各列的变量节点次数全部相同且各行的校验节点次数全部相同的情况下，LDPC码为规则(regular)LDPC码，而在各列的变量节点次数不同或各行的校验节点次数不同的情况下，LDPC码为不规则LDPC码。
参照图1，奇偶校验矩阵(H)以变量节点(v1，v2，...V10)与校验节点(c1，c2，c3，...c5)的连接关系为基础规定定义。并且，奇偶校验矩阵(H)的幂根据变量节点的个数及校验节点的个数为5×10。
在表示变量节点与校验节点之间的连接关系的因子图上，由于v1与c1及c3连接，因此确定奇偶校验矩阵(H)的1列1行元素和1列3行元素为“1”，1列的其余元素均为“0”。同样地，可知由于v2与c1及c2连接，因此2列1行元素和2列2行元素为“1”，2列的其余元素均为“0”。通过上述方式，可将奇偶校验矩阵的全部元素确定为“1”或“0”中的某一者。
另外，变量节点次数与连接于各个变量节点的线数相同，并且校验节点次数与连接于各个校验节点的线数相同。即，参照图1中因子图，可知各个变量节点上分别连接有两个线，变量节点次数为“2”。另外，校验节点次数为“4”。
对根据上述编码方法编码形成的数据进行解码的情况下，变量节点及校验节点分别向连接于自身的其它节点传输解码结果，或者接收其它节点的解码结果。即，在一个节点从另一节点接收另一节点的解码结果的情况下，所述一个节点利用另一节点的解码结果进行解码，并将自身的解码结果传输至与自身连接的另一节点。
此处，在校验节点中进行的解码操作称为校验节点运算(Check NodeOperation/Check to Variable Operation)，在变量节点中运行的解码操作被称为变量节点运算(Variable Node Operation/Variable to Check Operation)。
通过校验节点运算及变量节点运算生成试验码(Tentative Code)，生成的试验码通过奇偶校验(Parity Check)接受是否为有效代码字(Valid Codeword)的检查。如果生成的试验码是有效代码字，则结束解码操作，而如果不是有效代码字，则重复进行解码过程。
接下来，图2为用于说明基于OMP(Overlap Message Passing)技术的LDPC解码的概念的附图。
基于OMP技术的LDPC解码的基本概念中，若能保证进行校验节点运算的进行与进行变量节点运算进行之间能够确保内存的独立性，如图2中(a)所示，在校验节点运算与变量节点运算重叠的区间210，220内，同时进行重叠的校验节点运算和变量节点运算，以减少运算时间。
如上所述，为了进行基于OMP技术的LDPC解码，需要对奇偶校验矩阵进行重排或改变。具体地说，为了进行基于OMP技术的进行LDPC解码，在奇偶校验矩阵内具有0值的矩阵元素，应当聚集在奇偶校验矩阵内的左侧上端至右侧下端。
对其进行进一步详细说明，如图2中(b)所示，在使用原本奇偶校验矩阵的情况下，由于5个校验节点运算进行完成后，进行10个变量节点运算，然后再进行3个校验节点运算，因此LDPC解码需要在总共18步(step)期间进行。
然而，如图2中(c)所示，将通过行间位置变化以及列间位置变化而使具有0值的矩阵元素向左侧上端以及右侧下端聚集的转换奇偶校验矩阵使用的情况下，由于确保了内存间的独立性，因此能够同时进行第0行的校验节点运算和第0列的变量节点运算。因此，使用如图2中(c)所示的转换奇偶校验矩阵时，LDPC解码在总共12步期间完成进行，由此缩短了LDPC解码的进行时间。
不过，以前在以OMP技术的LDPC解码为基础的奇偶校验矩阵的转换方法的多种研究中，具有QC结构的奇偶校验矩阵的研究占大部分，然而这些研究存在着不能应用于如下说明的具有HS(High-Structured)结构的奇偶校验矩阵的问题。
以下，根据本发明多个实施例，对能够应用于以OMP技术为基准的LDPC解码且具有HS结构的奇偶校验矩阵转换方法进行详细说明。
图3为根据本发明一实施例的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置(以下，简称为“转换奇偶校验矩阵生成装置”)的简要组成示意图。
参照图3，本发明一实施例的转换奇偶校验矩阵生成装置300可以包括行/列组定义部310及奇偶校验矩阵转换部320。
另外，图4为根据本发明一实施例的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成方法的总流程顺序图。
以下，参照图3及图4，对本发明一实施例的奇偶校验矩阵生成装置的操作(奇偶校验矩阵的生成方法)进行详细说明。
首先，在步骤S410中，行/列组定义部310定义在奇偶校验矩阵定义中的多个行组及多个列组。
此处，奇偶校验矩阵具有矩阵元素以a1(2以上的整数)个行为单位重复移动(shift)a2(2以上的整数)个列的特性。换言之，第a1行至第2a1-1行的矩阵元素以第0行至第a1-1行的矩阵元素为基准移过a2个列，第2a1行至第3a1-1行的矩阵元素以第a1行至第2a1-1行的矩阵元素为基准移过a2个列，上述特性在奇偶校验矩阵的全部行中重复进行。
列举一例，奇偶校验矩阵可以是中国移动多媒体广播(C M M B，ChinaMobile Multimedia Broadcasting)标准中使用的奇偶校验矩阵。
具体地说，奇偶校验矩阵可以是在码率(Code Rate)为1/2的码的解码中使用的1/2码奇偶校验矩阵，也可以是在码率为3/4的码的解码中使用的3/4码奇偶校验矩阵。以下表1为对1/2码奇偶校验矩阵和3/4码奇偶校验矩阵的特性进行整理的表。
【表1】
  码率，r   信息，k   长度，N   行权重dc   列权重dv
  1/2   4,608   9,216   6   3
  3/4   6,912   9,216   12   3
其中，1/2码奇偶校验矩阵中，如图5中的(a)所示，行的个数为4608个，列的个数为9216个，a1的值为18，a2的值为36。并且，3/4码奇偶校验矩阵中，如图5中的(b)所示，行的个数为2304个，列的个数为9216个，a1的值为9，a2的值为36(图5中，用黑色点表示的部分与值为1的矩阵元素对应)。
因此，在1/2码奇偶校验矩阵内，矩阵元素以18个行为单位重复移过36个列。并且，在3/4码奇偶校验矩阵内，矩阵元素以9个行为单位重复移过36个列。
图6中的(a)及(b)，简化示意出如图5中的(a)及(b)所示的奇偶校验矩阵的图案。
另外，根据本发明的一实施例，具有所述特征的奇偶校验矩阵可以通过下述数学式1生成。
【数学式1】
H m , n = ( H ′ i = ( m mod a 1 ) , j = n + a 2 × qu ( m a 1 ) ) mod N
where
i＝0，1，…，17
j＝0，1，…，dc-1
m＝0，1，…，k-1
n＝0，1，…，dc-1
式中，Hm，n为以所述奇偶校验矩阵中非零值的列指数作为矩阵元素的第1矩阵的第(m，n)矩阵元素，即所述奇偶校验矩阵的第m行中第n非零值的列指数，H′i，j为以具有所述奇偶校验矩阵的第0行至第a1-1行的子奇偶校验矩阵中值为非零值的列指数作为矩阵元素的第2矩阵的第(i，j)矩阵元素，即所述子奇偶校验矩阵的第i行中第j非零值的列指数，qu()为求余函数，k为所述奇偶校验矩阵的行的个数，N为所述奇偶校验矩阵的列的个数，dc为所述奇偶校验矩阵的各行中值为非零值的个数。
如上所述，在利用第1矩阵及第2矩阵生成奇偶校验矩阵的情况下，仅利用较少的信息(即，子奇偶校验矩阵中值为1的列指数)，即可生成全部奇偶校验矩阵。因此，能够减少LDPC解码时的内存使用量。
例如，在奇偶校验矩阵是基于CMMB标准的奇偶校验矩阵的情况下，如所述表1中的说明一样，由于各行内的值为1的个数为6个或12个(行权重dc)，因此奇偶校验矩阵能够利用具有18×6或9×12(即，a1×dc)的大小的第2矩阵生成。
根据本发明的一实施例，行/列组定义部310对具有如上特性的奇偶校验矩阵定义多个行及列。
具体地说，步骤S410中，行/列组定义部310，如图7所示，以奇偶校验矩阵为对象，定义制定分别包括a1的整数倍(例如，a1的2倍)的连续的行的b1(2以上的整数)个行组并分别包括a2的整数倍(例如，a2的2倍)的连续的列的b2(2以上的整数)个列组。
因此，奇偶校验矩阵划分为行的大小是a1的整数倍、列的大小是a2的整数倍的多个(＝b1×b2)子模块。
接下来，在步骤S420中，奇偶校验矩阵转换部320生成所述多个子模块中至少一部分的位置重排的奇偶校验矩阵(即，转换奇偶校验矩阵)。
根据本发明的一实施例，奇偶校验矩阵转换部320为了进行基于OMP技术的LDCP解码，能够通过重排多个子子模块中的至少一部分的位置，使奇偶校验矩阵内的值为1的聚集于奇偶校验矩阵的左侧上端及右侧下端中的至少一个区域。
具体地说，奇偶校验矩阵转换部320对b1个行组中至少一部分的位置进行重排，且对b2个列组中至少一部分的位置进行重排，使多个子子模块中至少一部分的位置重排。换言之，奇偶校验矩阵转换部320以行组及列组为单位转换矩阵元素的位置，能够使值为1的聚集于奇偶校验矩阵内向左侧下端至右侧上端聚集。
此处，在奇偶校验矩阵为CMMB标准中使用的奇偶校验矩阵的情况下，b1的值及b2的值可以是4。即，在步骤S410中，行/列组定义部310对CMMB标准中使用的奇偶校验矩阵的矩阵元素分组为4个行组及4个列组，在步骤S420中，奇偶校验矩阵转换部320对4个行组中至少一部分的位置进行重排且4个列组中至少一部分的位置进行重排，能够使多个子子模块中至少一部分的位置得到重排。
根据本发明的一实施例，在奇偶校验矩阵为1/2码奇偶校验矩阵且b1的值及b2的值为4的情况下，在4个行组中能够分别进行移动：，第一行组移动至第二行组的位置，第二行组移动至第三行组的位置，第三行组移动至第一行组的位置。并且，在4个列组中能够分别进行移动：，第三列组移动至第四列组的位置，第四列组移动至第三列组的位置。换言之，在1/2码奇偶校验矩阵内能够进行重排，行组从″(1)，(2)，(3)，(4)″的顺序重排至″(3)，(1)，(2)，(4)″的顺序，列组从″(1)，(2)，(3)，(4)″的顺序重排至″(1)，(2)，(4)，(3)″的顺序。
此处，1/2码奇偶校验矩阵的大小为4608×9216，a1及a2各自分别具有18及36的值，因此第一行组中包含的行的个数可以是630(＝18×35)个、第二行组中包含的行的个数可以是1890(＝18×105)个、第三行组中包含的行的个数及第四行组中包含的行的个数可以是1044(＝18×58)个。另外，第一列组中包含的列的个数及第三列组中包含的列的个数可以是2052(＝36×57)个，第二列组中包含的列的个数可以是3024(＝36×84)个，第四列组中包含的列的个数可以是2088(＝36×58)个。即，在奇偶校验矩阵为1/2奇偶校验矩阵的情况下，子子模块可以具有630×2052、630×2088、630×3024、1044×2052、1044×2088、1044×3024、1890×2052、1890×2088、1890×3024中的某一大小。
图8中的(a)中，，如上所述，行组及列组重排形成的(即，多个子子模块重排形成的)1/2码奇偶校验矩阵的转换奇偶校验矩阵，图8中的(b)中，简略示出图8中的(a)的转换奇偶校验矩阵。参照图8中的(a)，可以确认，具有0值的多个矩阵元素能够有效地向1/2码奇偶校验矩阵内的左侧下端至右侧上端聚集。
在利用上述的转换奇偶校验矩阵进行基于OMP技术的LDPC解码的情况下，如图8中的(c)所示，1044个校验节点运算和变量节点运算能够重叠并且同时进行，由此可以提高LDPC解码的速度。
另外，根据本发明的另一实施例，在奇偶校验矩阵为3/4码奇偶校验矩阵且b1的值及b2的值为4的情况下，在4个行组中能够分别进行移动：第一行组移动至第三行组的位置，第二行组移动至第一行组的位置，第三行组移动至第二行组的位置。并且，在4个列组中也能够分别进行移动：第一列组移动至第三列组的位置，第二列组移动至第一列组的位置，第三列组移动至第四列组的位置，第四列组移动至第二列组的位置。换言之，在3/4码奇偶校验矩阵，行组可以从″(1)，(2)，(3)，(4)″的顺序重排至″(2)，(3)，(1)，(4)″的顺序，列组可以从″(1)，(2)，(3)，(4)″的顺序重排至″(2)，(4)，(1)，(3)″的顺序。
在此情况下，3/4码奇偶校验矩阵的大小为2304×9216，a1及a2分别具有9及36的值，因此第一行组中包含的行的个数，第二行组中包含的行的个数及第四行组中包含的行的个数，可以分别为630(＝9×70)个，第三行组中包含的行的个数可以是514(＝9×46)个。另外，第一列组中包含的列的个数为1080(＝36×30)个，第二列组中包含的列的个数及第三列组中包含的列的个数为2520(＝36×70)个，第四列组中包含的列的个数可以是3096(＝36×86)个。即，在奇偶校验矩阵是3/4奇偶校验矩阵的情况下，子子模块可以具有512×1080、512×2520、512×3096、630×1080、630×2520、630×3096中的某一大小。
在图9中的(a)中，示出，如上所述，行组及列组重排形成的(即，多个子子模块重排形成的)3/4码奇偶校验矩阵的转换奇偶校验矩阵，图9中(b)简要地示出图9中的(a)的转换奇偶校验矩阵。参照图9中的(a)能够确认，具有0值的多个矩阵元素能够有效地向3/4码奇偶校验矩阵内的左侧下端至右侧上端聚集。
如此在利用转换奇偶校验矩阵进行基于OMP技术的LDPC解码的情况下，如图9中的(c)所示，630个校验节点运算和变量节点运算能够重叠并同时进行，由此可以提高LDPC解码的速度。
另一方面，奇偶校验矩阵转换部320能够利用上述数学式1直接生成转换奇偶校验矩阵。具体地说，奇偶校验矩阵转换部320通过转换奇偶校验矩阵的生成，根据将要重排的行的顺序依次将行指数代入m，能够直接生成转换奇偶校验矩阵。
举一例加以说明，在奇偶校验矩阵是如前面说明的1/2奇偶校验矩阵的情况下，奇偶校验矩阵转换部320能够(根据通过转换奇偶校验矩阵的生成将要重排的行的顺序)依次将从2520到3563的值代入m，之后将从0到629的值依次代入m，接下来将从630到2519的值及从3564到4067的值依次代入，生成转换奇偶校验矩阵。
如上所述，奇偶校验矩阵生成装置300在利用上述数学式1直接生成转换奇偶校验矩阵的情况下，与现有LDPC解码技术相比，能够显著减少解码时使用的内存的量(内存使用量)。
换言之，在将奇偶校验矩阵划分为具有行的大小及列的大小分别为a1的整数倍及a2的整数倍的多个子子模块的情况下，即使在仅使用子奇偶校验矩阵内的值为1的列指数的情况下，也能够通过上述数学式1直接生成转换奇偶校验矩阵，因此能够减少内存使用量，降低系统子荷，同时以更快的速度进行LDPC解码。
图10所示为用于说明本发明的一实施例中的基于OMP技术的LDPC解码装置(以下称“LDPC解码装置”)的简略组成的示意图。
参照图10，基于本发明的一实施例的LDPC解码装置1000包括解码部1010及存储部1020，解码部1010包括运算实施部1011及运算顺序确定部1012。以下对各个组成原件分别进行其功能的详细说明。
解码部1010利用组成奇偶校验矩阵的多个子子模块中至少一部分的位置重排的奇偶校验矩阵(转换奇偶校验矩阵)进行基于OMP技术的LDPC解码。
此处，奇偶校验矩阵及转换奇偶校验矩阵实质上与参考所述图3至图9说明的内容相同或类似，因此省略重复的说明。
具体地说明解码部1010的运行，运算实施部1011在重复的各个解码过程中，根据第1顺序进行校验节点运算，而且根据第2顺序进行变量节点运算，同时进行一部分的校验节点运算和一部分的变量节点运算。并且，运算顺序确定部1012确定上述第1顺序及第2顺序。
根据本发明的一实施例，运算顺序确定部1012能够与参考所述图3至图9说明的转换奇偶校验矩阵的行的顺序(即，重排行的顺序)对应地确定第1顺序，并且与转换奇偶校验矩阵的列的顺序(即，重排列的顺序)对应地确定第2顺序。换言之，运算顺序确定部1012以奇偶校验矩阵的行指数及列指数为对象，定义分别包括a1的整数倍的个数的连续的行指数的b1个行指数组以及分别包括a2的整数倍的个数的连续的列指数的b1个列指数组，并且对b1个行指数组中至少一部分的位置进行重排或者对b2个列指数组中至少一部分的位置进行重排，能够确定重排行的顺序及重排列的顺序。
列举一例，在奇偶校验矩阵为1/2奇偶校验矩阵、b1的值及b2的值为4的情况下，4个行指数组可以分别移动，第一行指数组移动至第二行指数组的位置，第二行指数组移动至第三行指数组的位置，第三行指数组移动至第一行指数组的位置。并且，在4个列指数组中也可以分别移动，第三列指数组移动至第四列指数组的位置，第四列指数组移动至第三列指数组的位置。
此处，第一行指数组中包含的行指数的个数为630个，第二行指数组中包含的行指数的个数为1890个，第三行指数组中包含的行指数的个数及第四行指数组中包含的行指数的个数为1044个。并且，第一列指数组中包含的列指数的个数及第三列指数组中包含的列指数的个数为2052个，第二列指数组中包含的列指数的个数为3024个，第四列指数组中包含的列指数的个数为2088个。
列举另一例，在奇偶校验矩阵为3/4奇偶校验矩阵，b1的值及b2的值为4的情况下，4个行指数组可以分别移动，第一行指数组移动至第三行指数组的位置，第二行指数组移动至第一行指数组的位置，第三行指数组移动至第二行指数组的位置。并且，4个列指数组也可以分别移动，第一列指数组移动至第三列指数组的位置，第二列指数组移动至第一列指数组的位置，第三列指数组移动至第四列指数组的位置，第四列指数组移动至第二列指数组的位置。
此处，第一行指数组中包含的行指数的个数，第二行指数组中包含的行指数的个数及第四行指数组中包含的行指数的个数可以是630个，第三行指数组中包含的行指数的个数可以是414个。并且，第一列指数组中包含的列指数的个数可以是1080个，第二列指数组中包含的列指数的个数及第三列指数组中包含的列指数的个数可以分别是2520个，第四列指数组中包含的列指数的个数可以是3096个。
存储部1020存储与奇偶校验矩阵内的1值对应的LLR(LogLikelihoodRatio)值。
根据本发明的一实施例，LLR值的存储部1020中的地址值(以下，简称为“LLR值的地址值”)可以包含奇偶校验矩阵内的值为1的列指数。具体地说，LLR值的地址值可以由奇偶校验矩阵内的值为1的列指数及该列中的值为1的顺序值组成。
例如，在奇偶校验矩阵是基于CMMB标准的奇偶校验矩阵的情况下，与包含在列指数为1080的列(即，第1080列)中的3个1的值对应的LLR值的地址值可以分别是[1080，1]，[1080，2]，[1080，3]。
在此情况下，运算实施部1011根据第1顺序，从存储部1020中读取与各行中包含的1值对应的LLR值，对读取的LLR值进行校验节点运算更新LLR值，之后将更新的LLR值重新存储在存储部1020中，从而能够进行校验节点运算。另外，运算实施部1011根据第2顺序，从存储部1020中读取与各列中包含的1值对应的LLR值，对读取的LLR值进行变量节点运算更新LLR值，之后将更新的LLR值重新存储在存储部1020中，从而能够进行变量节点运算。
根据本发明的一实施例，在校验节点运算时，运算实施部1011计算出各行中包含的值为1的列指数，利用计算出的列指数，从存储部1020中检索出与各行中包含的1的值对应的LLR值进行读取。
根据本发明的一实施例，运算实施部1011利用上述数学式1，能够计算出各行中包含的值为1的列指数。此处，运算实施部1011根据第1顺序依次将行指数代入m，计算出各行中包含的非零值的列指数。
另外，根据本发明的一实施例，在变量节点运算时，运算实施部1011直接利用待进行变量节点运算的列的指数，从存储部1020中读取与各列中包含的1值对应的LLR值。
另一方面，根据本发明的一实施例，运算实施部1011能够根据最小和算法进行校验节点运算及变量节点运算。
在此情况下，运算实施部1011可以包括用于进行最小值(min)运算或求和运算的第1运算器及用于进行求和运算的第2运算器。以下，参照图11对各个运算器进行详细说明。
图11为示出根据本发明的一实施例中的组成运算实施部1010的第1运算器1110(图11中(a))及第2运算器1120(图11中(b))的视图。
首先，参照图11中的(a)，第1运算器1110可以包括第1多路信号分离器1111、第2多路信号分离器1112、1的补数运算器1113、第1加法器1114及第3多路信号分离器1115。
第1多路信号分离器1111以控制信号为基础，选择第1输入值Y及第1输入值的绝对值(|Y|)中的某一者输出，第2多路信号分离器1112以控制信号为基础，选择第2输入值X及第2输入值的绝对值(|X|)中的某一者输出。此处，第1输入值Y及第2输入值X是作为最小值运算或求和运算的进行对象的LLR值。在作为最小值运算或求和运算的进行对象的LLR值有3个以上的情况下，一对LLR值将依次输入到第1运算器1111。
1的补数运算器1113以控制信号为基础，对第2多路信号分离器1112的输出值进行选择性地进行1的补数运算。
第1加法器1114以控制信号为进位输入值(Cin)，对第1多路信号分离器1111的输出值和1的补数运算器1113的输出值进行进行求和运算，输出求和输出值(sum)及进位输出值(Cout)。
第3多路信号分离器1115以第1加法器1114的进位输出值为基础，选择第1多路信号分离器的输出值1111和第2多路信号分离器的输出值1112中的某一者输出。
具有如上所述的组成的第1运算器1110，可根据控制信号的值，进行最小值运算及求和运算中的某一者。
根据本发明的一实施例，在控制信号为高逻辑值(例如，1值)的情况下，第1运算器1110作为最小值运算器运行，在控制信号具有低逻辑值(例如，0值)的情况下，第1运算器1110作为求和运算器(即，加法器)运行。
换言之，若控制信号具有1值，则第1多路信号分离器1111输出第1输入值的绝对值(|Y|)，且第2多路信号分离器1112输出第2输入值的绝对值(|X|)，并且1的补数运算器1113对第2输入值的绝对值(|X|)进行1的补数运算，向第1加法器1114输入1的进位输入值。因此，第1加法器1114对第1输入值的绝对值(|Y|)和第2输入值的绝对值(|X|)进行求差运算，借助作为其结果输出的进位输出值，第3多路信号分离器1115输出第1输入值的绝对值(|Y|)和第2输入值的绝对值(|X|)中的较小值(即，最小值)。因此，第1运算器1110作为最小值运算器运行。
另外，若控制信号具有0的值，则第1多路信号分离器1111输出第1输入值Y，第2多路信号分离器1112输出第2输入值X，而1的补数运算器1113不对第2输入值X进行1的补数运算，向第1加法器1114输入0的进位输入值。因此，第1加法器1114输出第1输入值Y与第2输入值X求和后的值。因此，第1运算器1110作为求和运算器(即，加法器)运行。
以下若参照图11中的(b)，则第2运算器1120包括第2加法器1121，对第1输入值Y和第2输入值X进行求和运算。
具有如上所述的组成且包括第1运算器1110及第2运算器1120的运算实施部1012，在校验节点运算时，仅利用第1运算器1110进行最小值运算，并且在与校验节点运算同时进行的变量节点运算时，仅利用第2运算器1120进行求和运算，还是在不与校验节点运算同时进行的变量节点运算时，同时利用第1运算器1110和第2运算器1120进行求和运算。
即，运算实施部1012在图11的(c)中所示的第1区间内，进行使用第1运算器1110的最小值运算，在第2区间内同时进行使用第1运算器1110的最小值运算及使用第2运算器1120的求和运算，在第3区间内，同时进行使用第1运算器1110的求和运算及使用第2运算器1120的求和运算。为此，在第1区间及第2区间期间内，值为1的控制信号输入至第1运算器1110，并且在第3区间期间内，具有0值的控制信号输入至第1运算器1110。
因此，能够更快地进行变量节点运算，减少LDPC解码所需要的时间。
另外，如图11所示，运算实施部1012包括一个第1运算器1110及一个第2运算器1120，然而根据本发明的另一实施例，第1运算器1110的个数及第2运算器1120的个数可以是2以上。在此情况下，能够并列进行2以上的校验节点运算及2以上的变量节点运算，从而进一步减少LDPC解码所需要的时间。
另外，根据本发明的一实施例，LDPC解码装置1000能够以CMMB芯片形态实现。在此情况下，解码部1010利用如上所述的转换奇偶校验矩阵，对CMMB数据进行基于OMP技术的LDPC解码。
综上所述，尽管本发明中通过如具体组成元素等的特定事项和几个实施例及附图加以说明，但这些内容仅仅是为了帮助理解本发明，本发明不限于上述实施例，并且属于本发明技术领域的普通技术人员应当理解，本发明可以有多种修改和变型。因此，本发明的思想并非定义于所说明的实施例，不仅所述权利要求的范围，与该权利要求的范围等同或等价的变型，也全部属于本发明的思想范畴。

Claims (36)

1.一种基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置，包括：
奇偶校验矩阵转换部，用于生成组成奇偶校验矩阵的多个子模块中的至少一部分的位置重排的奇偶校验矩阵，
其中，所述奇偶校验矩阵具有矩阵元素以a1个行为单位重复地移动a2个列的特性，并且所述子模块的行的大小为所述a1的整数倍，所述子模块的列的大小为所述a2的整数倍，该a1为2以上的整数且该a2为2以上的整数。
2.根据权利要求1所述的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置，其特征在于，
所述奇偶校验矩阵转换部，对所述多个子模块中至少一部分的位置进行重排，使所述奇偶校验矩阵内的非零值向所述奇偶校验矩阵的左侧上端及右侧下端中的至少一个区域聚集。
3.根据权利要求1所述的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置，其特征在于，
所述奇偶校验矩阵转换部利用下述的数学式生成所述转换奇偶校验矩阵，
【数学式】
H m , n = ( H ′ i = ( m mod a 1 ) , j = n + a 2 × qu ( m a 1 ) ) mod N
其中
i＝0.1，…，17
j＝0.1，…，dc-1
m＝0.1，…，k-1
n＝0.1，…，dc-1
式中，Hm，n为以所述奇偶校验矩阵中非零值的列指数作为矩阵元素的第1矩阵的第(m，n)矩阵元素，即所述奇偶校验矩阵的第m行中第n非零值的列指数，H′i，j为以具有所述奇偶校验矩阵的第0行至第a1-1行的子奇偶校验矩阵中值为非零值的列指数作为矩阵元素的第2矩阵的第(i，j)矩阵元素，即所述子奇偶校验矩阵的第i行中第j非零值的列指数，qu()为求余函数，k为所述奇偶校验矩阵的行的个数，N为所述奇偶校验矩阵的列的个数，dc为所述奇偶校验矩阵的各行中值为非零值的个数。
4.根据权利要求3所述的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置，其特征在于，
所述奇偶校验矩阵转换部根据通过所述转换奇偶校验矩阵的生成来重排的行的顺序依次将行指数代入所述数学式的m中生成所述转换奇偶校验矩阵。
5.根据权利要求1所述的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置，还包括：
行/列组定义部，以奇偶校验矩阵为对象定义b1个行组及b2个列组，该b1为2以上的整数且该b2为2以上的整数，并且该b1个行组分别包括所述a1的整数倍的个数的连续的行且该b2个列组分别包括所述a2的整数倍的个数的连续的列，
其中，所述奇偶校验矩阵转换部，对所述b1个行组中至少一部分的位置进行重排或者对所述b2个列组中至少一部分的位置进行重排，以对至少一部分的所述子模块的位置进行重排。
6.根据权利要求5所述的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置，其特征在于，
所述奇偶校验矩阵为，
行的个数为4608个、列的个数为9216个、所述a1的值为18、所述a2的值为36的基于中国移动多媒体广播标准的1/2码奇偶校验矩阵，或者行的个数为2304个、列的个数为9216个、所述a1的值为9、所述a2的值为36的基于中国移动多媒体广播标准的3/4码奇偶校验矩阵。
7.根据权利要求6所述的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置，其特征在于，
所述奇偶校验矩阵为1/2码奇偶校验矩阵，
所述b1的值及所述b2的值为4，
在所述b1个行组中分别进行移动：第一行组移动至第二行组的位置、所述第二行组移动至第三行组的位置、所述第三行组移动至所述第一行组的位置，
并且，在所述b2个列组中分别进行移动：第三列组移动至第四列组的位置、所述第四列组移动至所述第三列组的位置。
8.根据权利要求7所述的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置，其特征在于，
所述第一行组中包含的行的个数为630个，所述第二行组中包含的行的个数为1890个，所述第三行组中包含的行的个数及所述第四行组中包含的行的个数为1044个，
并且，所述第一列组中包含的列的个数及所述第三列组中包含的列的个数为2052个，所述第二列组中包含的列的个数为3024个，所述第四列组中包含的列的个数为2088个。
9.根据权利要求6所述的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置，其特征在于，
所述奇偶校验矩阵为3/4码奇偶校验矩阵，
所述b1的值及所述b2的值为4，
在所述b1个行组中分别进行移动：第一行组移动至第三行组的位置、第二行组移动至所述第一行组的位置、所述第三行组移动至所述第二行组的位置，
并且，在所述b2个列组中分别进行移动：第一列组移动至第三列组的位置、第二列组移动至所述第一列组的位置、所述第三列组移动至第四列组的位置、所述第四列组移动至所述第二列组的位置。
10.根据权利要求9所述的基于OMP技术的用于LDPC解码的转换奇偶校验矩阵生成装置，其特征在于，
所述第一行组中包含的行的个数、所述第二行组中包含的行的个数及所述第四行组中包含的行的个数为630个，所述第三行组中包含的行的个数为414个，
并且，所述第一列组中包含的列的个数为1080个，所述第二列组中包含的列的个数及所述第三列组中包含的列的个数分别为2520个，所述第四列组中包含的列的个数为3096个。
11.一种基于OMP技术的LDPC解码装置，包括：
运算实施部，在各个重复的解码过程中依照第1顺序进行校验节点运算且依照第2顺序进行变量节点运算，并且，同时进行一部分的校验节点运算和一部分的变量节点运算，
其中，所述第1顺序与组成奇偶校验矩阵的多个子模块中至少一部分的位置重排得到的所述奇偶校验矩阵的转换奇偶校验矩阵的行的顺序对应，所述第2顺序与所述转换奇偶校验矩阵的列的顺序对应，该行的顺序为重排行的顺序且该列的顺序为重排列的顺序，
并且其中，所述奇偶校验矩阵具有矩阵元素以a1个行为单位重复地移动a2个列的特性，所述子模块的行的大小为所述a1的整数倍，所述子模块的列的大小为所述a2的整数倍，该a1为2以上的整数且该a2为2以上的整数。
12.根据权利要求11所述的基于OMP技术的LDPC解码装置，还包括：
存储部，存储与所述奇偶校验矩阵内的非零值对应的对数似然率值，
其中，所述运算实施部，根据所述第1顺序对与各行中包含的非零值对应的对数似然率值进行校验节点运算，更新与所述各行中包含的非零值对应的对数似然率值，并且根据所述第2顺序对与各列中包含的非零值对应的对数似然率值进行变量节点运算，更新与所述各列中包含的非零值对应的对数似然率值。
13.根据权利要求12所述的基于OMP技术的LDPC解码装置，其特征在于，
所述对数似然率值在所述存储部中的地址值，包括所述奇偶校验矩阵内的非零值的列指数，
所述运算实施部在进行校验节点运算时，计算出所述各行中包含的非零值的列指数，并且利用所述计算出的列指数在所述存储部中检索与所述各行中包含的非零值对应的对数似然率值。
14.根据权利要求13所述的基于OMP技术的LDPC解码装置，其特征在于，
所述运算实施部利用下述的数学式计算出所述各行中包含的非零值的列指数，
【数学式】
H m , n = ( H ′ i = ( m mod a 1 ) , j = n + a 2 × qu ( m a 1 ) ) mod N
其中
i＝0.1，…，17
j＝0.1，…，dc-1
m＝0.1，…，k-1
n＝0.1，…，dc-1
式中，Hm，n为以所述奇偶校验矩阵中非零值的列指数作为矩阵元素的第1矩阵的第(m，n)矩阵元素，即所述奇偶校验矩阵的第m行中第n非零值的列指数，H′i，j为以具有所述奇偶校验矩阵的第0行至第a1-1行的子奇偶校验矩阵中值为非零值的列指数作为矩阵元素的第2矩阵的第(i，j)矩阵元素，即所述子奇偶校验矩阵的第i行中第j非零值的列指数，qu()为求余函数，k为所述奇偶校验矩阵的行的个数，N为所述奇偶校验矩阵的列的个数，dc为所述奇偶校验矩阵的各行中值为非零值的个数。
15.根据权利要求14所述的基于OMP技术的LDPC解码装置，其特征在于，
所述运算实施部根据所述第1顺序依次将行指数代入所述数学式的m中计算出所述各行中包含的非零值的列指数。
16.根据权利要求11所述的基于OMP技术的LDPC解码装置，其特征在于，
所述转换奇偶校验矩阵，对所述多个子模块中至少一部分的位置进行重排，以所述奇偶校验矩阵内的非零值向所述奇偶校验矩阵的左侧上端及右侧下端中的至少一个区域聚集。
17.根据权利要求11所述的基于OMP技术的LDPC解码装置，还包括：决定所述第1顺序及所述第2顺序的运算顺序决定部，
其中，所述运算顺序决定部，
以所述奇偶校验矩阵的行指数及列指数为对象定义b1个行指数组及b2个列指数组，该b1为2以上的整数且该b2为2以上的整数，并且该b1个行指数组分别包括所述a1的整数倍的个数的连续的行指数且该b2个列指数组分别包括所述a2的整数倍的个数的连续的列指数，
并且，对所述b1个行指数组中至少一部分的位置进行重排或者对所述b2个列指数组中至少一部分的位置进行重排，决定所述重排行的顺序及所述重排列的顺序。
18.根据权利要求17所述的基于OMP技术的LDPC解码装置，其特征在于，
所述奇偶校验矩阵为，
行的个数为4608个、列的个数为9216个、所述a1的值为18、所述a2的值为36的基于中国移动多媒体广播标准的1/2码奇偶校验矩阵，或者行的个数为2304个、列的个数为9216个、所述a1的值为9、所述a2的值为36的基于中国移动多媒体广播标准的3/4码奇偶校验矩阵。
19.根据权利要求18所述的基于OMP技术的LDPC解码装置，其特征在于，
所述奇偶校验矩阵为1/2码奇偶校验矩阵，
所述b1的值及所述b2的值为4，
在所述b1个行指数组中分别进行移动：第一行指数组移动至第二行指数组的位置，所述第二行指数组移动至第三行指数组的位置，所述第三行指数组移动至所述第一行指数组的位置，
并且，在所述b2个列指数组中分别进行移动：第三列指数组移动至第四列指数组的位置，所述第四列指数组移动至所述第三列指数组的位置。
20.根据权利要求19所述的基于OMP技术的LDPC解码装置，其特征在于，
所述第一行指数组中包含的行指数的个数为630个，所述第二行指数组中包含的行指数的个数为1890个，所述第三行指数组中包含的行指数的个数及第四行指数组中包含的行指数的个数为1044个，
所述第一列指数组中包含的列指数的个数及所述第三列指数组中包含的列指数的个数为2052个，第二列指数组中包含的列指数的个数为3024个，第四列指数组中包含的列指数的个数为2088个。
21.根据权利要求18所述的基于OMP技术的LDPC解码装置，其特征在于，
所述奇偶校验矩阵为3/4码奇偶校验矩阵，
所述b1的值及所述b2的值为4，
在所述b1个行指数组中分别进行移动：第一行指数组移动至第三行指数组的位置、第二行指数组移动至所述第一行指数组的位置、所述第三行指数组移动至所述第二行指数组的位置，
并且，在所述b2个列指数组中分别进行移动：第一列指数组移动至第三列指数组的位置，第二列指数组移动至所述第一列指数组的位置，所述第三列指数组移动至第四列指数组的位置，所述第四列指数组移动至所述第二列指数组的位置。
22.根据权利要求21所述的基于OMP技术的LDPC解码装置，其特征在于，
所述第一行指数组中包含的行指数的个数、所述第二行指数组中包含的行指数的个数及所述第四行指数组中包含的行指数的个数为630个，第三行指数组中包含的行指数的个数为414个，
所述第一列指数组中包含的列指数的个数为1080个，所述第二列指数组中包含的列指数的个数及所述第三列指数组中包含的列指数的个数分别为2520个，所述第四列指数组中包含的列指数的个数为3096个。
23.根据权利要求11所述的基于OMP技术的LDPC解码装置，其特征在于，
所述运算实施部，根据最小和算法进行校验节点运算及变量节点运算，并且该运算实施部包括：
第1运算器，具有第1加法器，通过进行最小值运算进行校验节点运
算或者通过进行求和运算进行变量节点运算；以及
第2运算器，具有第2加法器，通过进行求和运算进行变量节点运算，
其中，所述同时进行的一部分的变量节点运算以外的其余变量节点运
算的进行时，同时使用所述第1运算器和所述第2运算器进行求和运算。
24.根据权利要求23所述的基于OMP技术的LDPC解码装置，其中，所述第1运算器还包括：
第1多路信号分离器，以控制信号为基础，选择第1输入值及所述第1输入值的绝对值中的某一者输出；
第2多路信号分离器，以所述控制信号为基础，选择第2输入值及所述第2输入值的绝对值中的某一者输出；
1的补数运算器，以所述控制信号为基础，对所述第2多路信号分离器的输出值选择性地进行1的补数运算；以及
第3多路信号分离器，选择所述第1多路信号分离器的输出值及所述第2多路信号分离器的输出值中的某一者输出，
其中，所述第1加法器以所述控制信号为进位输入值对所述第1多路信号分离器的输出值和所述1的补数运算器的输出值进行求和运算，输出求和输出值及进位输出值，
所述第3多路信号分离器以所述进位输出值为基础，选择所述第1多路信号分离器的输出值和所述第2多路信号分离器的输出值中的某一者输出。
25.根据权利要求24所述的基于OMP技术的LDPC解码装置，其特征在于，
所述控制信号，在进行校验节点运算时具有高逻辑值，在进行所述其余变量节点运算时具有低逻辑值，
在所述控制信号具有高逻辑值的情况下，所述第1多路信号分离器输出所述第1输入值的绝对值，所述第2多路信号分离器输出所述第2输入值的绝对值，并且所述1的补数运算器进行1的补数运算，
在所述控制信号具有低逻辑值的情况下，所述第1多路信号分离器输出所述第1输入值，所述第2多路信号分离器输出所述第2输入值，并且所述1的补数运算器不进行1的补数运算。
26.一种基于OMP技术的LDPC解码装置，包括：
解码部，将组成奇偶校验矩阵的多个子模块中的至少一部分的位置经过重排的所述奇偶校验矩阵的转换奇偶校验矩阵利用来进行基于OMP技术的LDPC解码，
其中，所述奇偶校验矩阵具有矩阵元素以a1个行为单位重复地移动a2个列的特性，并且所述子模块的行的大小为所述a1的整数倍，所述子模块的列的大小为所述a2的整数倍，该a1为2以上的整数且该a2为2以上的整数。
27.根据权利要求26所述的基于OMP技术的LDPC解码装置，其特征在于，
所述转换奇偶校验矩阵为，对所述多个子模块中至少一部分的位置进行重排，使所述奇偶校验矩阵内的非零值向所述奇偶校验矩阵的左侧上端及右侧下端中的至少一个区域聚集的矩阵。
28.根据权利要求26所述的基于OMP技术的LDPC解码装置，其特征在于，
所述转换奇偶校验矩阵为利用下述的数学式计算得到的矩阵，
【数学式】
H m , n = ( H ′ i = ( m mod a 1 ) , j = n + a 2 × qu ( m a 1 ) ) mod N
其中
i＝0.1，…，17
j＝0.1，…，dc-1
m＝0.1，…，k-1
n＝0.1，…，dc-1
式中，Hm，n为以所述奇偶校验矩阵中非零值的列指数作为矩阵元素的第1矩阵的第(m，n)矩阵元素，即所述奇偶校验矩阵的第m行中第n非零值的列指数，H′i，j为以具有所述奇偶校验矩阵的第0行至第a1-1行的子奇偶校验矩阵中值为非零值的列指数作为矩阵元素的第2矩阵的第(i，j)矩阵元素，即所述子奇偶校验矩阵的第i行中第j非零值的列指数，qu()为求余函数，k为所述奇偶校验矩阵的行的个数，N为所述奇偶校验矩阵的列的个数，dc为所述奇偶校验矩阵的各行中值为非零值的个数。
29.根据权利要求26所述的基于OMP技术的LDPC解码装置，其特征在于，
所述奇偶校验矩阵为，
行的个数为4608个、列的个数为9216个、所述a1的值为18、所述a2的值为36的基于中国移动多媒体广播标准的1/2码奇偶校验矩阵，或者行的个数为2304个、列的个数为9216个、所述a1的值为9、所述a2的值为36的基于中国移动多媒体广播标准的3/4码奇偶校验矩阵。
30.一种中国移动多媒体广播芯片，包括：
解码部，利用第1奇偶校验矩阵对中国移动多媒体广播的数据进行基于OMP技术的LDPC解码，
其中，所述第1奇偶校验矩阵为组成基于中国移动多媒体广播标准的第2奇偶校验矩阵的多个子模块的位置重排的矩阵。
31.根据权利要求30所述的中国移动多媒体广播芯片，其特征在于，
所述子模块具有18c1×36c2或9c1×36c2的大小，
其中，该c1及该c2为1以上的整数。
32.根据权利要求30所述中国移动多媒体广播芯片，其特征在于，
所述第1奇偶校验矩阵为利用下述的数学式重排得到的矩阵，
【数学式】
H m , n = ( H ′ i = ( m mod a 1 ) , j = n + a 2 × qu ( m a 1 ) ) mod N
其中
i＝0.1，…，17
j＝0.1，…，dc-1
m＝0.1，…，k-1
n＝0.1，…，dc-1
式中，Hm，n为以所述奇偶校验矩阵中非零值的列指数作为矩阵元素的第1矩阵的第(m，n)矩阵元素，即所述奇偶校验矩阵的第m行中第n非零值的列指数，H′i，j为以具有所述奇偶校验矩阵的第0行至第a1-1行的子奇偶校验矩阵中值为非零值的列指数作为矩阵元素的第2矩阵的第(i，j)矩阵元素，即所述子奇偶校验矩阵的第i行中第j非零值的列指数，qu()为求余函数，k为所述奇偶校验矩阵的行的个数，N为所述奇偶校验矩阵的列的个数，dc为所述奇偶校验矩阵的各行中值为非零值的个数。
33.根据权利要求32所述的中国移动多媒体广播芯片，其特征在于，
所述第2奇偶校验矩阵的行指数，根据所述第1奇偶校验矩阵中的行指数顺序代入至所述数学式的m中，并且该行指数顺序为重排行指数顺序。
34.根据权利要求30所述的中国移动多媒体广播芯片，其特征在于，
所述解码部，根据最小和算法进行校验节点运算及变量节点运算，并且同时进行一部分的校验节点运算以及一部分的变量节点运算，
其中，该解码部包括：
第1运算器，具有第1加法器且通过进行最小值运算进行校验节点运算或者通过进行求和运算进行变量节点运算；以及
第2运算器，具有第2加法器且通过进行求和运算进行变量节点运算，
并且其中，进行所述同时进行的一部分变量节点运算以外的其余变量节点运算时，进行同时使用所述第1运算器和所述第2运算器进行求和运算。
35.根据权利要求30所述的中国移动多媒体广播芯片，其特征在于，所述第1运算器还包括：
第1多路信号分离器，以控制信号为基础，选择第1输入值及所述第1输入值的绝对值中的某一者输出；
第2多路信号分离器，以所述控制信号为基础，选择第2输入值及所述第2输入值的绝对值中的某一者输出；
1的补数运算器，以所述控制信号为基础，对所述第2多路信号分离器的输出值选择性地进行1的补数运算；以及
第3多路信号分离器，选择所述第1多路信号分离器的输出值及所述第2多路信号分离器的输出值中的某一者输出，
其中，所述第1加法器以所述控制信号为进位输入值对所述第1多路信号分离器的输出值和所述1的补数运算器的输出值进行求和运算，输出求和输出值及进位输出值，
所述第3多路信号分离器以所述进位输出值为基础，选择所述第1多路信号分离器的输出值和所述第2多路信号分离器的输出值中的某一者输出。
36.根据权利要求30所述的中国移动多媒体广播芯片，其特征在于，
所述控制信号，在进行校验节点运算时具有高逻辑值，在进行所述其余变量节点运算时具有低逻辑值，
在所述控制信号具有高逻辑值的情况下，所述第1多路信号分离器输出所述第1输入值的绝对值，所述第2多路信号分离器输出所述第2输入值的绝对值，并且所述1的补数运算器进行1的补数运算，
在所述控制信号具有低逻辑值的情况下，所述第1多路信号分离器输出所述第1输入值，所述第2多路信号分离器输出所述第2输入值，并且所述1的补数运算器不进行1的补数运算。
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