CN102903334A

CN102903334A - 一种全彩色led显示屏

Info

Publication number: CN102903334A
Application number: CN2012104532959A
Authority: CN
Inventors: 李相国
Original assignee: Henan University of Technology
Current assignee: Henan University of Technology
Priority date: 2012-11-13
Filing date: 2012-11-13
Publication date: 2013-01-30
Anticipated expiration: 2032-11-13
Also published as: CN102903334B

Abstract

一种LED显示处理方法与显示驱动方法。它由数据处理模块和显示驱动模块组成，两个模块之间通过双端RAM进行数据传递。数据处理模块是一个嵌入式系统，它完成视频输入信号的读取、数据的预处理、数据的PWM序列化、PWM序列重组以及向双端RAM中写入PWM重组数据等功能。显示驱动模块由一个红绿蓝三色LED阵列与数据读取与发送模块组成，每一个像素由红绿蓝三个LED单元组成，每个LED单元由一个D触发器控制LED通断的电路组成；显示驱动模块从双端RAM中依次循环地读取数值并写入LED阵列后被相应LED单元的D触发器锁存，通过仿真方式实现了对LED亮度的PWM控制功能。

Description

一种全彩色LED显示屏

技术领域

本发明涉及一种全彩色LED显示系统，尤其是涉及一种LED显示处理方法与显示驱动方法。

背景技术

随着信息技术的发展，LED显示因为具有色彩鲜艳、视角范围大、寿命长、可靠性高等众多优点，在户外多媒体广告、体育场馆赛事播报、市政广场及城市亮化工程、商场购物中心等场合得到越来越广泛的应用。从早期的单色发展到全彩色，从简单的文本显示发展到复杂的视频显示，画面越来越完美，功能越来越强大。

对于彩色图像的显示，最常用的方法是使用红、绿、蓝三种基本颜色，通过调节三种颜色的强弱，合成人眼视觉上的其它颜色。对于全彩色LED显示屏，则每个像素分别由红、绿、蓝三种颜色的LED组成。理论上，LED的发光亮度和通过的电流成正比，但是，随着电流的变化，不但其发光亮度有改变，其发光颜色也会发生偏移，因此，对于全彩色LED显示屏，不适合通过改变LED电流大小方法来调节其发光亮度。普遍采用的方法是：给LED提供恒流，但改变电流的通断时间，利用人眼视觉系统的暂留效应，从而产生一种亮度改变的效果。这种调节通断的方法可以通过脉宽调制（PWM）实现，因此，实际中广泛使用恒流及PWM驱动芯片。显然，在一个全彩色LED显示屏中，需要使用大量的这类驱动芯片。

针对上述问题，提出一种软件扫描方式的全彩色LED显示屏。

发明内容

本发明的目的在于提供一种软件扫描方式的全彩色LED显示处理方法与显示驱动方法。该方法通过软件扫描方式仿真实现PWM的功能，从而避免了PWM芯片的大量使用，从成本上得到降低。从功能上划分，该系统及装置可以分为两个模块：数据处理模块和显示驱动模块，它们之间通过双端RAM进行数据传递。数据处理模块完成视频输入信号的读取、数据的预处理、数据的PWM序列化以及PWM序列的重组，然后把PWM数据写入双端RAM，之后等待视频信号的下一帧输入。显示驱动模块按照时钟节拍，依次从双端RAM中读入PWM序列数据，然后把数据写入LED阵列，相应的LED单元锁存数据；对于每一个LED单元，其数据宽度是一位，即其值为‘0’或‘1’，该数据用于控制LED的通断。数据处理模块和显示驱动模块相对独立，前者只负责视频数据的接收与处理，后者只负责LED阵列的扫描。

数据处理模块是一个嵌入式计算机系统，它包括处理器（DSP或者CPU）、Flash、内存及视频输入接口，还包括一个双端RAM接口。根据实际功能的需要，数据处理模块可以是多处理器并行系统。

当视频接口有新数据输入时，数据处理模块从视频接口控制器读入数据，并按照红、绿、蓝三个分量分开保存。等待当前视频帧的全部数据读入后，数据处理模块开始对本数据帧进行处理。

数据处理模块首先对数据进行校正，包括亮度校正和色彩校正，使用逐点校正方式。校正处理所需要的系数在交付使用前经测试系统测得，或者在使用过程中经测试系统测得。这些系数保存在系统Flash中，系统在开机上电启动完毕后，把这些系数从Flash读入到内存。亮度校正对每一个LED对应数据单独进行，色彩校正对每一个像素对应的红、绿、蓝三色数据共同校正。

数据处理模块完成数据校正后，进行数据的PWM序列化处理。所谓PWM序列化处理，就是把每个亮度值转换成一个‘0’、‘1’序列串，序列的长度等于数据的最大范围，序列中‘1’的个数等于亮度值。举例来说，一个8位的无符号整数，它对应的PWM序列长度为256，那么，数值0对应的PWM序列中全部是‘0’，数值1对应的PWM序列中有一个‘1’，依次类推。

在数据的PWM序列化时，采用均匀化原则，即使得PWM序列中的‘0’与‘1’的分布尽可能均匀。

然后，数据处理模块进行PWM序列的重组，这与显示驱动模块部分的扫描方式相匹配。重组方式及原则为：和视频输入红绿蓝分开存放不同，重组数据使用一个数组；每个重组数据的位数等于双端RAM的数据接口宽度；重组时按照PWM序列的位数依次进行，即完成全部数据的PWM序列第0位重组后再进行全部数据PWM序列的第1位的重组，依次类推；在PWM序列每一位数据重组中，按照LED阵列的像素行进行，即第一行结束再转入第二行，依次类推；每一像素行根据颜色分解成三行，同样，这三行中也是依照行进行，一种颜色行重组结束再转入下一颜色行的重组，三个颜色行结束后则转入下一像素行；在重组时，把数据单元位数个LED所对应的PWM序列位组合成一个数据单元并存储，然后依次进行下一组LED的PWM数据位的重组并连续存储。

为提高处理效率，PWM序列的生成与重组可以选择结合着进行。

完成PWM序列重组后，把重组数据的数组写入双端RAM。为简化设计与实现，从双端RAM的起始空间开始存放。

数据处理模块完成本数据帧的处理后，等待下一帧数据的输入；没有新数据，则处于等待状态。

显示驱动模块包括一个三色LED阵列，以及一个扫描模块，它进行数据的读取与写入，即从双端RAM读入数据并写入LED阵列。三色LED阵列的每个像素对应红、绿、蓝三个LED单元，每个LED单元由一个D触发器控制通断的LED电路组成。与前面的PWM序列重组处理相对应，从扫描的角度，以行为单位把每一个像素行分解为三个连续的颜色LED行，即第一像素行使用0、1、2三个行号，第二像素行依次使用3，4，5三个行号，依次类推。

该LED阵列的输入信号有两种：地址信号和数据信号。地址信号分解为两部分，高位部分通过地址译码器生成每一行的使能信号，并分别接入对应行中每个LED单元D触发器的时钟信号端；低位部分接入一个多路分解器的选择信号端，而数据信号则接入多路分解器的数据输入端。多路分解器的输入数据宽度等于双端RAM的数据总线宽度；多路分解器的输出位数等于LED阵列的列数，其每一位输出分别接入LED阵列对应列所有LED单元中D触发器的数据输入端。为解决地址译码器输出及多路分解器的输出对所连接LED单元的驱动能力以及对不同单元不同延时问题，使用缓冲器后再接入LED单元，并作线路的等长处理。

显示驱动模块的扫描功能通过从双端RAM读入数据然后写入LED阵列实现。为保证LED单元的D触发器能够锁存正确数值，把接入地址译码器的高位地址线作延时处理。

显示驱动模块的扫描功能单一，在规定频率下依次有节拍地进行数据的读取与写入，使用可编程逻辑器件（CPLD或FPGA）或ASIC专用集成电路实现。

显示驱动模块的扫描模块包括两个同步计数器，一个用于双端RAM的地址计数，另一个用于LED阵列的地址计数。开机时，双端RAM地址计数器清零，然后LED阵列地址计数器清零。

显示驱动模块的扫描步骤为：把双端RAM地址计数器的值作为地址，向双端RAM发出读数据请求，读出一个数据；把LED阵列地址计数器的值作为地址，把读到的数据作为数据，分别写入LED阵列的地址信号接口与数据信号接口，完成对相应LED单元D触发器的赋值，从而控制对应LED单元的导通与断开；等到下一个计时时刻到来，两个计数器同时计数；判断双端RAM地址计数器的值是否达到其预置最大值，如是则转入起始状态，即进入双端RAM地址计数器的清零状态开始；若否则继续下一步骤；判断LED阵列地址计数器的值是否达到其预置最大值，如是则转到LED阵列地址计数器的清零状态开始，若否则转入下一轮数据读取。

显示驱动模块周而复始地工作，如果数据处理模块中有正常视频信号，则LED阵列显示视频画面；如果数据处理模块中没有更新的视频信号输入，则LED阵列显示静态画面。

由于数据处理模块的灵活性，所有功能控制及处理均在数据处理模块实现。

可以选择在数据处理模块中加入光敏传感器，根据外界环境的变化，自适应调节视频信号的亮度值，从而改变LED显示屏的亮度。

除了系统断电关机之外，对LED显示屏的关闭也在数据处理模块中实现：直接对双端RAM对应单元清零，并停止更新。

附图说明

图1是本发明的系统模块框图。

图2是本发明中LED阵列以及每个像素中红、绿、蓝三色LED的组成示意图。

图3是本发明中显示驱动模块的组成示意图。

图4是本发明中PWM序列化处理示意图。

图5是本发明中PWM序列处理与重组示意图。

图6是本发明中数据处理模块的工作流程图。

图7是本发明的显示驱动模块的工作流程图。

图1中的数据处理模块包括处理器（111）、视频信号接口（112）、Flash（113）及系统内存（114），显示驱动模块包括数据读取与发送模块（121）与红绿蓝LED阵列（122），双端RAM（10）用于连接数据处理模块与显示驱动模块；此外，LED阵列的输入只有地址总线（123）和数据总线（124）。

在图3中，（311）表示地址线的低位部分，（312）表示地址线的高位部分；（321）表示一个像素行被当作三个颜色行对待，分别对应独立的行标号；（322）表示蓝色LED行，（323）表示绿色LED行，（324）表示红色LED行；（331）表示LED单元组成，有两种可选结构，标作A和B；“DW”表示数据总线的宽度，也即一次写入LED单元的个数；在（331）图示中，“Di”表示第i列的数据输入，“Rj”表示地址译码器的第j行输出，“RST#”表示D触发器的复位信号（低电平有效），可以选择不用，则上拉接高电平。

图5中按照蓝色、绿色、红色的次序重组，与图3中（322）（323）（324）相对应；“DW”等于PWM重组数据位宽度，也等于双端RAM数据总线宽度；“SC”表示LED阵列中的列数，“SA”表示LED阵列中的像素个数；PSA=SC/DW，PSB=3*SA/DW，PSC=256*PSB。

具体实施方式

下面结合附图对本发明进行详细说明。

本发明的系统组成如图1所示。从功能上，它可以划分为数据处理模块和显示驱动模块，两个模块相对独立，它们之间通过双端RAM（10）进行数据传递。数据处理模块包括处理器（111）、视频信号接口（112）、系统Flash（113）和系统内存（114）等单元，完成视频输入信号的读取、数据的预处理、数据的PWM序列化以及PWM序列的重组等功能；显示驱动模块包括数据读取与发送模块（121）与红绿蓝LED阵列（122），数据读取与发送模块从双端RAM读取数据然后写入LED阵列。

数据处理模块是一个一般意义上的嵌入式计算机系统，处理器与外设的总线分为地址总线、数据总线和控制总线三部分，但是，它向双端RAM接口只有写入操作；显示驱动模块只从双端RAM读取数据，而且，LED阵列只有地址总线（123）和数据总线（124）。

LED阵列的排列如图2所示。每个象素包括红、绿、蓝三个LED单元，为倒品字型排列方式，颜色次序如图中所示：上左为蓝色（B），上右为绿色（G），下为红色（R）。

显示驱动模块的组成如图3所示。从扫描角度，每一个像素行被当作蓝、绿、红三个连续独立行；仍是一个二维阵列。每一个LED单元包括一个D触发器和一个颜色LED及一个电阻，有两种电路可以选择，如（331）所示：在电路A中，D触发器的输出控制晶体三极管的基极，当D触发器输出为高电平时三极管导通从而LED发光，当D触发器输出为低电平时三极管关闭从而LED不发光；在电路B中，D触发器的输出直接驱动LED，当D触发器输出为高电平时LED导通从而发光，当D触发器输出为低电平时LED不导通从而不发光。地址线的高位部分接入一个地址译码器，生成LED逻辑阵列的行译码信号，每一个行信号接该行所有LED单元D触发器的时钟信号端，用于触发D触发器的数据锁存动作。地址线的低位部分接入一个多路分解器的选择信号端，控制多路分解器的输出；多路分解器的数据输入接数据总线，每位输出连接对应列所有LED单元D触发器的数据输入端。使用D触发器锁存了每一个LED单元的状态，因此，在每个LED单元被下次扫描之前，其导通状态是稳定的。

为了保证显示驱动模块的正确可靠运行，对地址译码器输出及多路分解器的输出使用缓冲器，并对每个LED单元的线路作等长处理；对接入地址译码器的高位地址线作延时处理，延时工作时钟半个周期。

系统上电后，数据处理模块与显示驱动模块开始独立地启动并独立地运行。

数据处理模块的工作流程图如图6所示。它包括系统初始化与系数加载（61）、新数据检测（62）、接收数据到内存（63）、逐点亮度校正（64）、逐点色彩校正（65）、数据的PWM序列化处理（66）、PWM数据重组（67）及PWM数据写入双端RAM（68）等几个步骤。这是数据处理模块在接收处理一个数据帧时的动作，完成后等待新数据帧的到来；当没有新数据时，处于等待状态。

数据处理模块在读入一个数据帧时，把红、绿、蓝三个分量用三个数组单独存放，如图5中所示。

数据处理模块进行逐点亮度校正和逐点色彩校正时，所需系数在系统交付使用前经测试系统测得，或者在使用过程中经测试系统测得，并保存在系统Flash中，在系统开机上电启动完毕后，由Flash读入到内存。亮度校正对每一个LED数据单独进行：Yi=Xi*Ai+Bi，其中，Xi表示未校正数据，Yi表示校正结果，Ai与Bi表示两个系数，i表示第i个LED单元；色彩校正对每一个像素对应的红、绿、蓝三色数据共同校正，可以选用不同的校正算法。

数据处理模块的PWM序列化处理如图4所示。每个一个8位的数据被展宽为256位宽，其中，‘1’的个数等于其亮度值；和一般PWM结果不同，这里对PWM序列的‘0’‘1’进行均匀化处理，使得‘0’和‘1’尽量均匀分布。举例来说，1的PWM序列为0000…010…00000，即‘1’出现在中间位置；128的PWM序列则为1010101…01010，即为‘1’‘0’交替出现，共有128个‘1’。为简化实现，把所有数值的PWM序列依次排列成一个表，则PWM序列化处理通过查表快速实现。这个表同样保存在Flash中，上电启动后加载到内存中。

数据处理模块的PWM序列重组处理如图5所示。这里的重组次序与显示驱动模块的扫描处理保持一致。在扫描时，首先对所有LED进行PWM序列的第0位数值扫描，全部完成后再进行PWM序列的第1位扫描，依次类推。因此，对PWM序列重组也是逐位进行，首先对全部数据PWM序列的第0位进行重组后存储，然后对全部数据PWM序列的第1位进行重组并存储，依次类推。PWM序列的重组结果连续存放。以PWM序列的第0位重组为例：首先对蓝色分量第0行数据的PWM序列的第0位进行重组，把从0开始连续DW个PWM序位依次组合成一个数据单元，然后存放到序列重组数组的起始单元，继续下一个DW宽度的重组直到该行结束；然后进行绿色分量第0行数据的PWM序列第0位重组，同蓝色分量一样直至该行结束；然后再进行红色分量第0行数据的PWM序列第0位重组，直至该行结束；三个颜色行的重组结果依次连续存放；完成第0行后再进行第1行的重组，如前所述，按照蓝色、绿色、红色次序依次完成；依次类推，直至所有数据行重组结束。这是PWM序列第0位的重组，第0位结束后进行第1位的重组，直至所有位重组结束，同样，各位重组结果依次连续存放。

为了提高PWM序列化与重组的处理效率，PWM序列的生成与重组可以按照行次序结合着进行，即完成第0行像素的PWM序列化与重组后，再进行第1行像素的PWM序列化与重组，依次类推。

完成PWM序列重组后，把重组数据写入双端RAM。为简化设计与实现，从双端RAM的起始空间开始数据存放。

完成本数据帧的全部处理后，等待下一帧数据的输入；如果没有新数据，则处于等待状态。

显示驱动模块的工作流程图如图7所示。由于在数据处理模块中已经根据显示驱动模块的工作特点，生成了相应的PWM扫描数据，在显示驱动模块中，只需要按照次序把数据读出并写入LED阵列即可。因此，设计使用可编程逻辑器件（CPLD/FPGA）或ASIC实现该功能模块，在指定频率时钟信号下同步工作。每个时钟周期完成一次数据读取与写入。

由于PWM扫描数据是连续存放，而数据帧的每一次完整扫描需要对LED阵列重复扫描256次；为简化设计，设计使用两个同步计数器，计数器C0用于双端RAM的地址计数（71），计数器C1用于LED阵列的地址计数（72）。对C0设置计数上限为图5中PSC，而对C1设置的上限为图5中的PSB。开机时，C0计数器清零，然后C1计数器清零。首先，使用C0值作为地址从双端RAM中读取数据，然后，把读到的数据及C1的值分别写入LED阵列的数据总线与地址总线，完成一次扫描。等待下一扫描时刻到来，计数器C0和C1均计数1次。如果CO到达其计数器上限，则转入起始清零状态，然后，判断C1是否到达其计数器上限，如是则转入起始清零状态。对于硬件实现的计数器，其上限检测由计数器自身完成，对于C0，其状态清零通过把C0的溢出信号反相后连接C0的异步复位信号（假定低电平有效）；对于C1，则是把C0的溢出信号和C1的溢出信号分别反相后通过一个逻辑或门连接C1的异步复位信号（假定低电平有效）。

数据处理模块仅在有数据输入或指令输入时进行工作；显示驱动模块周而复始地工作，根据双端RAM中数据更新情况，假如双端RAM中数据在实时更新，则LED阵列显示视频画面，如果双端RAM数据没有变化，则LED阵列显示静态画面。

由于数据处理模块中数据处理的灵活性，可以在显示系统中添加新的功能，所有功能通过对数据进行操作的方式实现，而一般不直接改变LED阵列参数。比如：可以选择加入实时亮度调节功能，通过在数据处理模块中加入光敏传感器，根据外界环境光照强度的变化，自适应调节视频信号的亮度值，从而改变LED显示屏的亮度。

对LED显示阵列的开关及空耗控制，除了系统断电关机之外，也可以在数据处理模块中实现：对数据帧清零，生成PWM数据后写入双端RAM，并停止更新，则LED阵列进入关闭状态。

上述实施描述中的各种假设与举例不是限制本发明。

上述PWM序列生成中‘1’‘0’与LED阵列中LED的通断相对应。举例中，以‘1’控制LED的导通，以‘0’控制LED的关闭，所以，在PWM序列生成时，‘1’的个数等于亮度值。假如LED单元以‘0’控制LED的导通，以‘1’控制LED的关闭，在PWM序列生成时，‘0’的个数等于亮度值，同样属于该方法的保护范围。

上述PWM序列重组方式与LED阵列扫描方式相对应，其中，前面的举例以蓝、绿、红的次序进行示意说明，本发明并不限制在蓝、绿、红的次序。

Claims

1.一种LED显示处理方法与显示驱动方法，其特征在于：由数据处理模块和显示驱动模块组成，这两个模块之间通过双端RAM进行数据传递。

2.根据权利要求1所述的数据处理模块，其特征在于：由处理器（111）、视频信号接口（112）、系统Flash（113）、系统内存（114）以及双端RAM接口等单元组成；完成视频输入信号的读取、数据的预处理、数据的PWM序列化、PWM序列重组以及向双端RAM中写入PWM重组数据等功能。

3.根据权利要求1所述的显示驱动模块，其特征在于：由数据读取与发送模块（121）与红绿蓝三色LED阵列（122）组成；红绿蓝三色LED阵列的每个像素由红、绿、蓝三种LED单元组成；每个LED单元由一个D触发器控制LED通断的电路组成；数据读取与发送模块通过地址总线和数据总线连接LED阵列模块；数据读取与发送模块从双端RAM读取数据然后写入LED阵列。

4.根据权利要求2所述的视频输入信号读取功能，其特征在于：把红、绿、蓝三个分量分开存储，其中，“分开存储”的含义是指每个颜色分量的数据在内存中依次连续存放。

5.根据权利要求2所述的系统Flash单元与数据预处理功能，其特征在于：进行逐点亮度校正和逐点色彩校正；校正系数分别存储在Flash中，系统启动后把系数从Flash拷贝到内存。

6.根据权利要求2所述的数据PWM序列化功能，其特征在于：对每个数据生成其PWM序列串；序列串的位数等于数据位数所能表示的最大整数个数，序列串的每一位有‘0’或‘1’两种可能值；序列串中决定LED导通的值个数等于数据的值；PWM序列串中‘0’和‘1’分散。

7.根据权利要求2所述的PWM序列重组功能，其特征在于：PWM序列重组以PWM的位依次进行，一个位的数据重组完成后进入下一位的数据重组；每一位的数据重组以LED像素行进行，一个像素行数据重组完成后进入下一像素行的数据重组；每一像素行的数据重组分为三个颜色行，三个颜色行以行的次序依次进行，一个颜色行完成数据位重组后进入下一颜色行的数据重组，三个颜色行的数据重组完成后进入下一像素行的数据重组；数据重组的单元位数等于双端RAM的数据总线宽度；把一个颜色行中PWM位数据依次按照单元位数形成数据并依次存储；整个数据帧的PWM序列重组完成后，把重组数据写入双端RAM。

8.根据权利要求2所述的数据处理模块，其特征在于：没有新的视频数据或者新的操作指令时，数据处理模块处于等待状态。

9.根据权利要求3所述的红绿蓝三色LED阵列，其特征在于：每一像素行当作三个连续颜色行，三个颜色行的次序和权利7中的次序相同；地址总线的高位部分接入地址译码器，生成全部颜色行的选通信号，并分别接入对应行中每个LED单元D触发器的时钟信号输入端；地址总线的低位部分接入一个多路分解器的选择信号端，多路分解器的输入数据宽度等于双端RAM的数据总线宽度，也等于LED阵列的数据总线宽度，LED阵列的数据总线接入多路分解器的数据输入端；多路分解器的输出位数等于LED阵列的列数，每一位输出分别接入LED阵列对应列所有LED单元中D触发器的数据输入端；连接每个LED单元D触发器的信号线先经过缓冲器再接入，并对全部单元作等长处理；对接入地址译码器的高位地址线作延时处理。

10.根据权利要求3所述的数据读取与发送模块，其特征在于：由CPLD/FPGA或ASIC实现；使用两个同步计数器：计数器C0用于双端RAM的地址计数（71），计数器C1用于LED阵列的地址计数（72）；两个计数器在设计频率的时钟信号驱动下工作；对C0设置计数上限为权利7中数据重组的数据单元个数，对C1设置的上限为权利7中每一PWM位重组的数据单元个数；启动后，C0计数器清零，然后C1计数器清零；使用C0值作为地址从双端RAM中读取数据，然后，把读到的数据及C1的值分别写入LED阵列的数据总线与地址总线；下一扫描时刻到来，计数器C0和C1均计数1次，如果CO到达其计数器上限，则转入C0的清零状态并进行下一轮数据读取，然后，如果C1到达其计数器上限则把C1清零后进行下一轮数据读取状态，否则直接转入下一次数据读取状态；把计数器C0的溢出信号反相后连接C0的异步复位信号（假定低电平有效）；把计数器C0的溢出信号和C1的溢出信号分别反相后通过一个逻辑或门连接C1的异步复位信号（假定低电平有效）。