CN102857518A - Pcie设备之间的pipe接口直接连接方法和系统 - Google Patents

Abstract

本发明提供了一种PCIE设备之间的PIPE接口直接连接方法和系统。根据本发明的PCIE设备之间的PIPE接口直接连接方法包括：将第一PCIE设备和第二PCIE设备通过PIPE直连控制模块连接；其中所述第一PCIE设备和所述第二PCIE设备均通过除了与物理编码子层PCS和物理媒介适配层PMA的物理特性相关的三个信号之外的标准PIPE2.0协议来与所述PIPE直连控制模块进行信号连接。所述PIPE直连控制模块通过控制逻辑向所述第一PCIE设备和所述第二PCIE设备提供控制信号，所述控制信号与物理编码子层和物理媒介适配层给介质访问控制层的控制信号完全相同。

Description

PCIE设备之间的PIPE接口直接连接方法和系统

技术领域

本发明涉及计算机技术领域，更具体地说，本发明涉及一种PCIE设备之间的PIPE接口直接连接方法和系统。

背景技术

PCI Express（Peripheral Component Interconnect Express，高速外设部件互连，简称PCIE）规范中对物理层的实现又分为两个层次：逻辑物理层（Logical Sub-block）和电器物理层（Physical Sub-block）。其中逻辑物理层分为介质访问控制层（Media Access Layer，MAC）和物理编码子层（Physical Coding Sublayer，PCS），而电器物理层又叫做物理媒介适配层（Physical Media Attachment Layer，PMA）。

PIPE规范（PHY Interface for the PCI Express Architecture）是Intel公司推出的PCIE的介质访问控制层MAC和物理编码子层PCS之间的标准接口，在当前使用PCIE PHY（物理编码子层PCS和物理媒介适配层PMA）的ASIC（专用集成电路）设计中得到了广泛的应用，已成为事实上的工业标准。通常的ASIC设计中，PICE端口通过PIPE接口连接到IP（知识产权）供应商提供的PCIE PHY IP上，进而连接片外的PCIE设备。

当前，包含PCIE端口的ASIC芯片设计中，最通用的方法是通过PCIE控制器（数字逻辑，包含MAC层，PIPE接口）和PCIE PHY（数模混合逻辑，包含PCS和PMA，PIPE接口）这两部分用PIPE接口进行连接，组成一个满足PCIE规范的完整PCIE接口，连接芯片外的PCIE设备，PCIE设备也需要通过PCIE PHY再和相应的PCIE控制器相连。PCIE控制器和PCIE PHY通常都采用PIPE接口的商用IP，对于将PCIE设备集成在芯片内部的ASIC设计，如果要使用IP，则必须仍然通过PHY才能连接，这样就会造成对资金和芯片面积的大大浪费。如果不通过PHY连接，则需要IP厂商修改代码或自行开发PCIE控制器逻辑，也会大大增加开发费用。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种不需要物理编码子层PCS和物理媒介适配层PMA，直接将两个遵循诸如PIPE2.0规范之类的PIPE规范的PICE设备在介质访问控制层MAC进行连接的方法和系统。

根据本发明的第一方面，提供了一种PCIE设备之间的PIPE接口直接连接方法，其包括：将第一PCIE设备和第二PCIE设备通过PIPE直连控制模块连接；其中所述第一PCIE设备和所述第二PCIE设备均通过除了与物理编码子层PCS和物理媒介适配层PMA的物理特性相关的三个信号之外的标准PIPE2.0协议来与所述PIPE直连控制模块进行信号连接。

优选地，所述PIPE直连控制模块通过控制逻辑向所述第一PCIE设备和所述第二PCIE设备提供控制信号，所述控制信号与物理编码子层和物理媒介适配层给介质访问控制层的控制信号完全相同。

优选地，所述PIPE直连控制模块在同一时间对所述第一PCIE设备和所述第二PCIE设备执行相同的操作。

优选地，所述PIPE直连控制模块模拟物理编码子层和物理媒介适配层的功能，以与PIPE接口进行交互，使所述第一PCIE设备和所述第二PCIE设备能够在满足PCIE规范的情况下建立物理连接、通过PCIE规范规定的链路训练，从而达到正常工作状态。

优选地，所述PIPE接口直接连接方法用于芯片的仿真验证。

根据本发明的第二方面，提供了一种PIPE接口直接连接系统，其包括：第一PCIE设备、第二PCIE设备以及PIPE直连控制模块；其中第一PCIE设备和第二PCIE设备通过PIPE直连控制模块连接；而且其中所述第一PCIE设备和所述第二PCIE设备均通过除了与物理编码子层PCS和物理媒介适配层PMA的物理特性相关的三个信号之外的标准PIPE2.0协议来与所述PIPE直连控制模块进行信号连接。

优选地，所述PIPE直连控制模块通过控制逻辑向所述第一PCIE设备和所述第二PCIE设备提供控制信号，所述控制信号与物理编码子层和物理媒介适配层给介质访问控制层的控制信号完全相同。

优选地，所述PIPE直连控制模块在同一时间对所述第一PCIE设备和所述第二PCIE设备执行相同的操作。

优选地，所述PIPE直连控制模块模拟物理编码子层和物理媒介适配层的功能，以与PIPE接口进行交互，使所述第一PCIE设备和所述第二PCIE设备能够在满足PCIE规范的情况下建立物理连接、通过PCIE规范规定的链路训练，从而达到正常工作状态。

优选地，所述PIPE接口直接连接系统用于芯片的仿真验证。

根据本发明，提供一种不需要物理编码子层PCS和物理媒介适配层PMA，直接将两个遵循PIPE2.0规范的PICE设备在介质访问控制层MAC进行连接的方法和系统。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了根据本发明实施例的PCIE设备之间的PIPE接口直接连接方法的配置结构图。

图2示意性地示出了根据本发明实施例的PCIE设备之间的PIPE接口直接连接方法所使用的PIPE直连控制模块的逻辑状态机。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

由于PIPE接口的初衷是与PHY（在此指的是物理编码子层PCS和物理媒介适配层PMA）进行交互，所以在没有PHY的情况下，需要由本发明所提供的逻辑（例如，通过一段可综合的Verilog代码来提供相应逻辑）来模拟出PHY的功能与PIPE接口进行交互，使两个PCIE设备能够在满足PCIE规范的情况下建立物理连接、通过PCIE规范规定的链路训练，达到正常工作状态。

图1示意性地示出了根据本发明实施例的PCIE设备之间的PIPE接口直接连接方法的配置结构图。

如图1所示，在根据本发明实施例的PCIE设备之间的PIPE接口直接连接方法中，将第一PCIE设备1和第二PCIE设备2通过PIPE直连控制模块3连接；其中第一PCIE设备1和第二PCIE设备2均通过除了与物理编码子层PCS和物理媒介适配层PMA的物理特性相关的三个信号之外的标准PIPE2.0协议来与PIPE直连控制模块3进行信号连接。

其中，PIPE直连控制模块3通过控制逻辑向第一PCIE设备1和第二PCIE设备2提供控制信号，该控制信号与真实的PHY（物理编码子层PCS和物理媒介适配层PMA）给介质访问控制层MAC的控制信号完全相同。也就是说本发明实施例能完全仿真介质访问控制层MAC和PHY（物理编码子层PCS和物理媒介适配层PMA）之间的信号交互过程。

更具体地说，本发明实施例的方法中的输入输出信号是除TxDeemph、TxMargin[2:0]和TxSwing信号以外的两个标准PIPE2.0协议所规定的所有接口信号。也就是说，在本发明实施例的方法中，不包含的这三个信号与物理编码子层PCS和物理媒介适配层PMA的物理特性相关，对于本发明实施例实现的不存在PHY的直连情况来说不需要，这三个信号可以悬空。

如图1所示，其中的各个信号连接TxData[15:0]、TxDataK[1:0]、RxData[15:0]、RxDataK[1:0]、TxDetectRx_Loopback、TxCompliance、RxPolarity、TxElecIdle、PowerDown[1:0]、pipe_rate、RxValid、PhyStatus、RxElecIdle、RxStatus[2:0]、PCLK、Pipe_rst均包含在标准PIPE2.0协议中，因此可通过查阅（Intel Corporation）发布的“PHY Interface for the PCIExpress^TM Architecture Version 2.00”来获取相关信息，所以在此对这些信号连接不再赘述。

由此，本发明实施例通过分析PIPE协议和PCIE链路训练状态机的要求，设计了控制逻辑来产生介质访问控制层MAC所需要的控制信号和数据信号RxValid，PhyStatus，RxElecIdle，RxStatus[2:0]，RxData，RxDataK，从而完成PCIE规范所规定的物理层逻辑功能。

图2示意性地示出了根据本发明实施例的PCIE设备之间的PIPE接口直接连接方法所使用的PIPE直连控制模块的逻辑状态机。由此，图2实际上示出了实现PIPE直连控制模块3的一种具体实现方式。具体地说，图2所示的逻辑状态机实现的PIPE直连控制模块3在同一时间对第一PCIE设备1和第二PCIE设备2执行相同的操作。

更具体地说，如图2所示，PIPE直连控制模块3的逻辑状态机包括初始状态S0至第十二状态S12在内的13个状态。

其中，初始状态S0表示复位后的初始状态，对应LTSSM（Link Trainingand Status State Machine，链路训练与状态机器，用于控制物理层，进而控制链路）的Detect.Quiet状态。PhyStatus=1，等待N1（第一停留时间参数）拍，到达第一状态S1。其中，需要说明的是，这个状态下PhyStatus为1不是表示PHY返回的响应，而是PIPE规范规定复位后PhyStatus的初始状态为1。

在第一状态S1中，PhyStatus置为0，RxEleIdle置为0，满足非链路空闲的条件，使LTSSM进入Detect.Active状态。在这个状态下，PhyStatus置0的目的是：PCIE规范规定的链路训练状态机从Detect.Quiet到Detect.Active的条件是检测到PhyStatus的下降沿并且RxElecIdle无效。

第二状态S2对应LTSSM的Detect.Active状态，等待N2（第二停留时间参数）拍，到达第三状态S3。

在第三状态S3中，PhyStatus置为1，RxStatus[2:0]置为3’b011，满足LTSSM从Detect.Active到Polling.Active的条件。具体地说，其中，“PhyStatus置为1，RxStatus[2:0]置为3’b011”是PIPE规范中规定的“Receiver Detected”状态，表示已经检测到了对方的接收器，从而满足从Detect.Active到Polling.Active的条件。

第四状态S4对应Polling.Active以后的LTSSM状态。

第四状态S4→初始状态S0：复位信号RESET#有效的时候回到初始状态S0。

第四状态S4→第五状态S5的转换条件为：链路速率变化TxElecIdle&（Rate从0变到1）。

在第五状态S5中，等待NL（第三停留时间参数）拍，到达第六状态S6。

在第六状态S6中，PhyStatus置为1，完成链路速率变化的握手。

第四状态S4→第七状态S7的转换条件为：链路电源管理状态发生变化，从L0或L0s到L1。其中，L0是PCIE协议定义的链路正常工作状态，L0s和L1状态是PICE协议定义的两个链路低功耗状态。

在第七状态S7中，等待NL（第三停留时间参数）拍，到达第八状态S8。

在第八状态S8中，PhyStatus置为1，完成链路状态从L0或L0s到L1的握手。

第四状态S4→第九状态S9的转换条件为：链路电源管理状态发生变化，从L1到L0或L0s到L0。

在第九状态S9中，等待NL拍，到达第十状态S10。

在第十状态S10中，PhyStatus置为1，完成链路状态从L1到L0或L0s到L0的握手。

第四状态S4→第十一状态S11的转换条件为：在P1状态下检测对方接收器，Powerdown=2b’10&TxDetectRx_rise。其中，TxDetectRx_rise表示PIPE接口信号TxDetectRx/loopback信号从0变到1的上升沿。

在第十一状态S11中，等待NL（第三停留时间参数）拍，到达第十二状态S12。

在第十二状态S12中，PhyStatus置为1，RxStatus[2:0]置为3’b011，完成对方接收器的检测。

第六状态S6、第八状态S8、第十状态S10和第十二状态S12这几个状态都是只停留一拍（用于生成一拍的PhyStatus脉冲），然后无条件返回第四状态S4。

并且，状态机在Detect.Quiet、Detect.Active、Polling.Active这几个状态下操作，以使LTSSM在上述这几个状态之间正常的跳转，从而完成链路训练。

由此，上述状态机可实现PIPE直连控制模块3的一种具体实现结构。

在上述状态机中，从介质访问控制层MAC看，从PIPE直连控制模块3得到的控制信号与真实的PHY（物理编码子层PCS和物理媒介适配层PMA）给介质访问控制层MAC的控制信号完全相同，也就是说本发明实施例能完全仿真介质访问控制层MAC和PHY（物理编码子层PCS和物理媒介适配层PMA）之间的信号交互过程，因此能够不需要真正的PHY（物理编码子层PCS和物理媒介适配层PMA）。

由此，本发明实施例所提供的逻辑（例如，通过一段可综合的硬件描述语言Verilog代码来提供相应逻辑）模拟出的PHY（物理编码子层PCS和物理媒介适配层PMA）的功能，以与PIPE接口进行交互，使两个PCIE设备能够在满足PCIE规范的情况下建立物理连接、通过PCIE规范规定的链路训练，达到正常工作状态。

而且，对于确实需要通过PHY（物理编码子层PCS和物理媒介适配层PMA）连接的PCIE设备，在ASIC芯片的仿真验证阶段，由于PHY（物理编码子层PCS和物理媒介适配层PMA）通常采用硬核实现，仿真用的PHY（物理编码子层PCS和物理媒介适配层PMA）只是行为模型，对于验证控制逻辑来说不是必须部件。这种情况下也可以采用本发明提供的PIPE接口直接连接方法，将两个PCIE控制器直接相连，而不需要PHY模型，这样能够大大提高仿真速度，加快芯片的验证。

此外，需要说明的是，说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种PCIE设备之间的PIPE接口直接连接方法，其特征在于包括：将第一PCIE设备和第二PCIE设备通过PIPE直连控制模块连接；其中所述第一PCIE设备和所述第二PCIE设备均通过除了与物理编码子层PCS和物理媒介适配层PMA的物理特性相关的三个信号之外的标准PIPE2.0协议来与所述PIPE直连控制模块进行信号连接。

2.根据权利要求1所述的PCIE设备之间的PIPE接口直接连接方法，其特征在于，所述PIPE直连控制模块通过控制逻辑向所述第一PCIE设备和所述第二PCIE设备提供控制信号，所述控制信号与物理编码子层和物理媒介适配层给介质访问控制层的控制信号完全相同。

3.根据权利要求1或2所述的PCIE设备之间的PIPE接口直接连接方法，其特征在于，所述PIPE直连控制模块在同一时间对所述第一PCIE设备和所述第二PCIE设备执行相同的操作。

4.根据权利要求1或2所述的PCIE设备之间的PIPE接口直接连接方法，其特征在于，所述PIPE直连控制模块模拟物理编码子层和物理媒介适配层的功能，以与PIPE接口进行交互，使所述第一PCIE设备和所述第二PCIE设备能够在满足PCIE规范的情况下建立物理连接、通过PCIE规范规定的链路训练，从而达到正常工作状态。

5.根据权利要求1或2所述的PCIE设备之间的PIPE接口直接连接方法，其特征在于，所述PIPE接口直接连接方法用于芯片的仿真验证。

6.一种PIPE接口直接连接系统，其特征在于包括：第一PCIE设备、第二PCIE设备以及PIPE直连控制模块；其中第一PCIE设备和第二PCIE设备通过PIPE直连控制模块连接；而且其中所述第一PCIE设备和所述第二PCIE设备均通过除了与物理编码子层PCS和物理媒介适配层PMA的物理特性相关的三个信号之外的标准PIPE2.0协议来与所述PIPE直连控制模块进行信号连接。

7.根据权利要求1或2所述的PIPE接口直接连接系统，其特征在于，所述PIPE直连控制模块通过控制逻辑向所述第一PCIE设备和所述第二PCIE设备提供控制信号，所述控制信号与物理编码子层和物理媒介适配层给介质访问控制层的控制信号完全相同。

8.根据权利要求1或2所述的PIPE接口直接连接系统，其特征在于，所述PIPE直连控制模块在同一时间对所述第一PCIE设备和所述第二PCIE设备执行相同的操作。

9.根据权利要求1或2所述的PIPE接口直接连接系统，其特征在于，所述PIPE直连控制模块模拟物理编码子层和物理媒介适配层的功能，以与PIPE接口进行交互，使所述第一PCIE设备和所述第二PCIE设备能够在满足PCIE规范的情况下建立物理连接、通过PCIE规范规定的链路训练，从而达到正常工作状态。

10.根据权利要求1或2所述的PIPE接口直接连接系统，其特征在于，所述PIPE接口直接连接系统用于芯片的仿真验证。

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