CN102857198B - 用于双边沿触发器的时钟门控电路 - Google Patents

Abstract

本申请公开了一种用于双边沿触发器的时钟门控电路，所述时钟门控电路为一个逻辑单元，该逻辑单元具有四个输入端和两个输出端：第一输入端，连接第一输出端；第二输入端，连接第二输出端；第三输入端，接受使能信号；第四输入端；接受时钟信号；第一输出端，输出接受时钟门控的双边沿触发器的时钟控制信号；第二输出端，输出第一输出端的反相信号。在时钟信号的上升沿和下降沿，当使能信号为低电平时，第一输出端复制第一输入端；在时钟信号的上升沿和下降沿，当使能信号为高电平时，第一输出端复制第二输入端。本申请可以直接应用于包含双边沿触发器的数字电路设计中，而且功能正常，有效解决了传统时钟门控单元的毛刺和电路功能错误问题。

Description

用于双边沿触发器的时钟门控电路

技术领域

本申请涉及一种时钟门控电路，特别是涉及一种适用于双边沿触发器的时钟门控电路。

背景技术

数字电路的功耗由两部分构成，其一是静态功耗，通常表现为电子线路的漏电流，控制这部分功耗主要决定于生产工艺和所用的材料；其二是动态功耗，影响这部分功耗的因素很多，如电路设计的方式，线路的复杂程度，工作时钟频率等。

在数字电路中，时钟信号往往是系统中扇出最大、分布最广的信号。如果不加任何控制，不论输入信号是否发生变化，时钟信号都会一直翻转，从而引起不必要的功耗损失。一个典型的数字电路芯片中，时钟网络的功耗可能会占到总量的50%以上。

为了有效降低系统动态功耗，目前普遍采用时钟门控（clock gating）技术来控制系统各模块的时钟输入信号。其原理是是通过关闭芯片上暂时用不到的功能模块的时钟，从而实现节省电流消耗的目的。

请参阅图1，这是一个简单的电路结构。单边沿D触发器10的输出端Q连接到两路复用器20的一个输入端，两路复用器20的另一个输入端为输入信号data，两路复用器20的输出端连接到单边沿D触发器10的输入端D。使能信号en为高电平时，两路复用器20的输出端复制输入信号data；使能信号en为低电平时，两路复用器20的输出端复制单边沿D触发器10的输出信号q。时钟信号clk作为单边沿D触发器10的时钟输入，单边沿D触发器10仅在时钟信号clk的上升沿有响应。图1所示电路逻辑为：当使能信号en为高电平时，在时钟信号clk的上升沿，输入信号data由单边沿D触发器10的输入端D传递至输出端Q。当使能信号en为低电平时，在时钟信号clk的上升沿，单边沿D触发器10的输出端Q保持输出信号q不变。

显然，图1所示的电路结构中，当使能信号en为低电平时，由于时钟信号clk持续地在高、低电平之间翻转，单边沿D触发器10仍会处于工作状态，不断消耗功耗。如果对图1所示的电路结构采用时钟门控技术，那么当使能信号en为低电平时，可以将单边沿D触发器10的时钟信号clk关闭以降低功耗。

现有的时钟门控电路主要分为不带锁存和带锁存两大类。

请参阅图2，这是现有的不带锁存的时钟门控电路，为一个两输入与门30。使能信号en和时钟信号clk是与门30的两个输入端，与门30的输出为时钟控制信号gclk，该时钟控制信号gclk为单边沿D触发器10的时钟输入。只要使能信号en为低电平，时钟控制信号gclk就保持为低电平，单边沿D触发器10就停止工作；这样便避免了单边沿D触发器10的不必要功耗。从波形图可以看出，这种时钟门控电路虽然简单，但易受使能信号en的影响。如果使能信号en在时钟信号clk的高电平状态或低电平状态中不稳定，则在与门30的输出端gclk易产生毛刺（glitch），影响电路的正常工作。

请参阅图3，这是现有的带锁存的时钟门控电路，由一个锁存器40加一个与门30构成。使能信号en和时钟信号clk是锁存器40的两个输入端，锁存器40的输出信号和时钟信号clk又作为与门30的两个输入端，与门30的输出为时钟控制信号gclk，该时钟控制信号gclk作为单边沿D触发器10的时钟输入。这种带锁存的时钟门控电路同样可以实现在使能信号en为低电平时，时钟控制信号gclk就保持为低电平，单边沿D触发器10就停止工作。另外，这种带锁存的时钟门控电路还不易受使能信号en不稳定的影响而产生毛刺。如果使能信号en在时钟信号clk为低电平时不稳定，由于与门30的作用，单边沿D触发器10的时钟控制信号gclk保持为低电平不会有变化。如果使能信号en在时钟信号clk为高电平时不稳定，由于锁存器40的作用，锁存器40的输出信号保持为高电平不会发生变化，进而不会影响到单边沿D触发器10的时钟控制信号gclk。由于这个优点，带锁存的时钟门控电路常作为集成的时钟门控单元（ICG）用于DFF（D触发器）电路中。

图4是一个上升沿D触发器，其输出信号q只在时钟信号clk的上升沿跟踪输入信号data。图5是一个下降沿D触发器，其只是将上升沿D触发器的时钟输入反相，以使输出信号q只在时钟信号clk的下降沿跟踪输入信号data。图6是一个双边沿D触发器50，包括一个上升沿D触发器10a、一个下降沿D触发器10b和一个两路复用器20。在时钟信号clk的上升沿，两路复用器20将上升沿D触发器10a的输出信号q1作为双边沿D触发器50的输出信号q3。在时钟信号clk的下降沿，两路复用器20将下降沿D触发器10b的输出信号q2作为双边沿D触发器50的输出信号q3。因此，双边沿D触发器50的输出信号q3既在时钟信号clk的上升沿、也在时钟信号clk的下降沿跟踪输入信号data。

上述以D触发器为例的双边沿触发器打破了一个时钟周期内只能在一个时钟沿进行数据处理的局限，在一个时钟周期内的上升沿和下降沿均可进行数据处理。采用这种双边沿触发器后，当输入信号仍维持原来的频率时，时钟信号的频率可减小为原来的一半，而仍能处理在原时钟信号频率下与单边沿触发器相同的数据量。显然，降低一半时钟频率可达到显著降低功耗、减小发热的目的。如果仍维持原来的时钟信号频率，则双边沿触发器在相同时间段内的数据处理量可达原来的两倍，从而显著提升处理速度。

对于双边沿D触发器，上述两种现有的时钟门控电路均无法满足要求。

请参阅图7，这是图2所示的现有的不带锁存的时钟门控电路用于双边沿触发器时的情形。当双边沿D触发器50的时钟控制信号gclk被与门30门控时，由波形可以看出，如果使能信号en在时钟信号clk的高电平状态或低电平状态中不稳定，时钟控制信号gclk易产生毛刺。如果在时钟信号clk为高电平时，使能信号en出现了由高电平转为低电平的不稳定情况，则时钟控制信号gclk还会产生一个相应的下降沿。由于双边沿D触发器50在时钟控制信号gclk的上升沿、下降沿均工作，该额外产生的下降沿会导致电路功能错误。因此现有的不带锁存的时钟门控电路不适用于双边沿触发器。

请参阅图8，这是图3所示的现有的带锁存的时钟门控电路用于双边沿触发器时的情形。采用锁存器40和与门30来对双边沿D触发器50的时钟控制信号gclk进行门控时，尽管克服了由于使能信号en在时钟信号clk的高电平状态或低电平状态中不稳定而带来的时钟控制信号gclk的毛刺现象，但时钟控制信号gclk的额外的下降沿还是会导致双边沿D触发器50的电路功能错误。

由此可见，对于双边沿触发器电路，传统的时钟门控电路已经不能实现设计初衷。

发明内容

本申请所要解决的技术问题是提供一种可用于双边沿触发器的时钟门控电路。

为解决上述技术问题，本申请用于双边沿触发器的时钟门控电路为一个逻辑单元，该逻辑单元具有四个输入端和两个输出端：

第一输入端，连接第一输出端；

第二输入端，连接第二输出端；

第三输入端，接受使能信号；

第四输入端；接受时钟信号；

第一输出端，输出接受时钟门控的双边沿触发器的时钟控制信号；

第二输出端，输出第一输出端的反相信号；

在时钟信号的上升沿和下降沿，当使能信号为低电平时，第一输出端复制第一输入端；

在时钟信号的上升沿和下降沿，当使能信号为高电平时，第一输出端复制第二输入端。

本申请所述的时钟门控电路可以直接应用于包含双边沿触发器的数字电路设计中，而且功能正常，有效解决了传统时钟门控单元在应用于双边沿触发器时带来的毛刺和由于时钟控制信号的额外翻转而导致的电路功能错误问题。

附图说明

图1是一个简单的电路结构示例图；

图2是现有的不带锁存的时钟门控电路用于单边沿触发器的示意图；

图3是现有的带锁存的时钟门控电路用于单边沿触发器的示意图；

图4是上升沿D触发器的逻辑符号；

图5是下降沿D触发器的逻辑符号；

图6是双边沿D触发器的电路示意图；

图7是现有的不带锁存的时钟门控电路用于双边沿触发器的示意图；

图8是现有的带锁存的时钟门控电路用于双边沿触发器的示意图；

图9为本申请的时钟门控电路用于双边沿触发器的示意图；

图10为图9的变形实施例。

图中附图标记说明：

10为单边沿D触发器；10a为上升沿D触发器；10b为下降沿D触发器；20为两路复用器；30为与门；40为锁存器；50为双边沿D触发器；60为逻辑单元；70为时钟门控电路内部的双边沿D触发器。

具体实施方式

申请人认为，符合双边沿触发器应用要求的时钟门控电路应满足以下要求：

1、当使能信号en在时钟信号clk的高电平状态或低电平状态中不稳定时，作为双边沿触发器的时钟输入的时钟控制信号gclk不应出现毛刺现象。

2、当使能信号en为低电平时，时钟控制信号gclk保持原状，不出现上升沿或下降沿的变化，此时双边沿触发器停止工作；当使能信号en为高电平时，时钟控制信号gclk随着时钟信号clk的高、低电平翻转而翻转，此时双边沿触发器正常工作。

3、确保时钟控制信号gclk工作时（即使能信号en为高电平时）的占空比与时钟信号clk保持一致。

请参阅图9，这是本申请用于双边沿触发器的时钟门控电路的示意图，为一个逻辑单元60作为双边沿D触发器50的时钟门控电路。该逻辑单元60具有四个输入端和两个输出端：

第一输入端D，第一输出端Q在该逻辑单元60外连接至第一输入端D；

第二输入端SI，第二输出端QN在该逻辑单元60外连接至第二输入端SI；

第三输入端SE，接受使能信号en；

第四输入端CLK；接受时钟信号clk；

第一输出端Q，作为双边沿触发器50的时钟控制信号gclk，在该逻辑单元60外连接至第一输入端D；

第二输出端QN，是第一输出端Q的反相信号，在该逻辑单元60外连接至第二输入端SI；

在时钟信号clk的上升沿和下降沿，当使能信号en为低电平时，第一输出端Q复制第一输入端D；

在时钟信号clk的上升沿和下降沿，当使能信号en为高电平时，第一输出端Q复制第二输入端SI。

图9所示的本申请的时钟门控电路中，当使能信号en为低电平时，逻辑单元60将第一输入端D的信号传递给第一输出端Q，而第一输出端Q与第一输入端D是连在一起的，因而当使能信号en为低电平时，第一输出端Q保持当前电平状态不变。这样，时钟控制信号gclk就没有上升沿或下降沿产生，受其控制的双边沿D触发器50就停止工作，节约了功耗。

当使能信号en为高电平时，逻辑单元60将第二输入端SI的信号传递给第一输出端Q，而第二输出端QN（即第一输出端Q的反相信号）是与第二输入端SI相连的，因而当使能信号en为高电平时，时钟控制信号gclk会随着时钟信号clk的高、低电平之间的翻转而同步翻转。此时，时钟控制信号gclk与时钟信号clk保持相同的占空比，如图9中各信号状态图的A、B区域所示。

请参阅图9中各信号状态图的A区域，在时钟信号clk的上升沿和下降沿，如果时钟控制信号gclk与时钟信号clk的电平状态在使能信号en出现上升沿之前相反，则在使能信号en出现上升沿之后，时钟控制信号gclk仍保持与时钟信号clk的电平状态相反，直至使能信号en出现下降沿。由于双边沿触发器50在时钟控制信号gclk的上升沿和下降沿均工作，因而此时时钟控制信号gclk与时钟信号clk的相位相反对双边沿触发器50的工作没有任何影响。

请参阅图9中各信号状态图的B区域，在时钟信号clk的上升沿和下降沿，如果时钟控制信号gclk与时钟信号clk的电平状态在使能信号en出现上升沿之前一致，则在使能信号en出现上升沿之后，时钟控制信号gclk仍保持与时钟信号clk的电平状态一致，直至使能信号en出现下降沿。

请参阅图9，在时钟信号clk的上升沿和下降沿，只要使能信号en出现下降沿，时钟控制信号gclk均保持原有电平状态不变。

如图7所示的现有的不带锁存的时钟门控电路为与门，与门都是电平触发的，因而使能信号en在时钟信号clk的高电平状态或低电平状态中的不稳定会立即反映为与门所输出的时钟控制信号gclk不稳定（毛刺现象）。本申请的时钟门控电路为一个逻辑单元，该逻辑单元是沿触发的，只在时钟信号clk的上升沿和下降沿对输入有响应。因此，当使能信号en在时钟信号clk的高电平状态或低电平状态中不稳定时，本申请的时钟门控电路对这种不稳定现象不予响应，所输出的时钟控制信号gclk也就不会出现毛刺。

由上述分析可知，图9所示的逻辑单元60完全满足了应用于双边沿触发器的时钟门控电路要求。

图9所示的时钟门控电路也可变形为图10所示，此时该时钟门控电路由一个两路复用器20和一个双边沿D触发器70组成。为避免与该时钟门控电路所控制的双边沿D触发器50相混淆，将该时钟门控电路内部的双边沿D触发器70称为内部双边沿D触发器。两路复用器20的第一输入端D连接内部双边沿D触发器70的第一输出端Q，两路复用器20的第二输入端SI连接内部双边沿D触发器70的第二输出端QN，两路复用器20的输出端连接到内部双边沿D触发器70的输入端D。内部双边沿D触发器70的第一输出端Q输出后续连接的接受时钟门控的双边沿D触发器50的时钟控制信号gclk，内部双边沿D触发器70的第二输出端QN输出第一输出端Q的反相信号。使能信号en控制两路复用器20的输出。当使能信号en为低电平时，两路复用器20的输出端复制第一输入端D的信号；当使能信号en为高电平时，两路复用器20的输出端复制第二输入端SI的信号。时钟信号clk作为内部双边沿D触发器70的时钟输入，内部双边沿D触发器70在时钟信号clk的上升沿和下降沿均响应。整个图10所示电路相当于图9中的逻辑单元60。

将图10中的内部双边沿D触发器70由图6所示的一个上升沿D触发器10a、一个下降沿D触发器10b、一个双路复用器20加以替换，也是可行的。此时的时钟门控电路由两个两路复用器、上升沿D触发器、下降沿D触发器组成。

以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (6)

1.一种用于双边沿触发器的时钟门控电路，其特征是，所述时钟门控电路为一个逻辑单元，该逻辑单元具有四个输入端和两个输出端：

第一输入端，连接第一输出端；

第二输入端，连接第二输出端；

第三输入端，接受使能信号；

第四输入端；接受时钟信号；

第一输出端，输出接受时钟门控的双边沿触发器的时钟控制信号；

第二输出端，输出第一输出端的反相信号；

在时钟信号的上升沿和下降沿，当使能信号为低电平时，第一输出端复制第一输入端；

在时钟信号的上升沿和下降沿，当使能信号为高电平时，第一输出端复制第二输入端。

2.根据权利要求1所述的用于双边沿触发器的时钟门控电路，其特征是，当使能信号为低电平时，逻辑单元将第一输入端的信号传递给第一输出端，而第一输出端与第一输入端是连在一起的，因而第一输出端输出的时钟控制信号保持当前电平状态不变；所述时钟控制信号由于没有上升沿或下降沿产生，接受时钟门控的双边沿触发器停止工作；

当使能信号为高电平时，逻辑单元将第二输入端的信号传递给第一输出端，而第二输出端是与第二输入端相连的，因而第一输出端输出的时钟控制信号会随着时钟信号的高、低电平之间的翻转而同步翻转；所述时钟控制信号与时钟信号保持相同的占空比。

3.根据权利要求1所述的用于双边沿触发器的时钟门控电路，其特征是，在时钟信号的上升沿和下降沿，如果时钟控制信号与时钟信号的电平状态在使能信号出现上升沿之前相反，则在使能信号出现上升沿之后，时钟控制信号仍保持与时钟信号的电平状态相反，直至使能信号出现下降沿；

在时钟信号的上升沿和下降沿，如果时钟控制信号与时钟信号的电平状态在使能信号出现上升沿之前一致，则在使能信号出现上升沿之后，时钟控制信号仍保持与时钟信号的电平状态一致，直至使能信号出现下降沿。

4.根据权利要求1所述的用于双边沿触发器的时钟门控电路，其特征是，在时钟信号的上升沿和下降沿，只要使能信号出现下降沿，时钟控制信号均保持原有电平状态不变。

5.根据权利要求1所述的用于双边沿触发器的时钟门控电路，其特征是，当使能信号在时钟信号的高电平状态或低电平状态中发生不稳定的现象，由于逻辑单元只在时钟信号的上升沿和下降沿响应各输入信号，因而对这种使能信号不稳定的现象不予响应，所输出的时钟控制信号不会出现毛刺。

6.根据权利要求1所述的用于双边沿触发器的时钟门控电路，其特征是，所述逻辑单元由一个两路复用器和一个内部双边沿触发器组成；

两路复用器的第一输入端连接内部双边沿触发器的第一输出端，两路复用器的第二输入端连接内部双边沿触发器的第二输出端，两路复用器的输出端连接到内部双边沿触发器的输入端；

内部双边沿触发器的第一输出端输出接受时钟门控的双边沿触发器的时钟控制信号，内部双边沿触发器的第二输出端输出第一输出端的反相信号；

使能信号控制两路复用器的输出；当使能信号为低电平时，两路复用器的输出端复制第一输入端的信号；当使能信号为高电平时，两路复用器的输出端复制第二输入端的信号；

时钟信号作为内部双边沿触发器的时钟控制信号。