CN102823214A - 知晓性能和话务的异类性互联网络 - Google Patents

知晓性能和话务的异类性互联网络 Download PDF

Info

Publication number
CN102823214A
CN102823214A CN2011800173471A CN201180017347A CN102823214A CN 102823214 A CN102823214 A CN 102823214A CN 2011800173471 A CN2011800173471 A CN 2011800173471A CN 201180017347 A CN201180017347 A CN 201180017347A CN 102823214 A CN102823214 A CN 102823214A
Authority
CN
China
Prior art keywords
port
buffer
voltage
router
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800173471A
Other languages
English (en)
Other versions
CN102823214B (zh
Inventor
S·R·范加尔
N·Y·博卡
方震
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN102823214A publication Critical patent/CN102823214A/zh
Application granted granted Critical
Publication of CN102823214B publication Critical patent/CN102823214B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/30—Flow control; Congestion control in combination with information about buffer occupancy at either end or at transit nodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/109—Integrated on microchip, e.g. switch-on-chip
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/40—Constructional details, e.g. power supply, mechanical construction or backplane
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/39—Credit based

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Sources (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Small-Scale Networks (AREA)
  • Information Transfer Systems (AREA)

Abstract

在一个实施例中，一种方法包括：将路由器的端口的缓冲器的占用率水平与阈值相比较，以及至少部分基于所述比较而控制所述端口在第一电压和频率上操作，并且该路由器的至少一个其他端口被控制在第二电压和频率上操作。也描述并要求保护其他的实施例。

Description

知晓性能和话务的异类性互联网络
背景技术
许多计算机系统由单独的组件所构成，诸如，耦合到母板或系统的其他电路板的集成电路（IC）。随着可被结合入单个IC的处理单元的处理能力和数量的不断增加，由单个IC形成的系统（诸如，片上系统SoC）可被结合入不同的设备中，诸如，移动设备、嵌入式系统，等等。
为了将诸个组件连接在一起，使用了一些类型的互联网络，并且也存在一个或多个路由器。当前，系统的多个路由器是高度异类化的：路由器的不同端口以相同的速度进行操作，并且端口的不同虚拟通道（VC）或其他独立通路也是这样。在SoC的实际使用中，存在有不匹配，其中跨越诸个端口的平衡话务以及跨越诸个虚拟通道的等额关键性实际上是很少见的情况。跨越多个端口和VC的异类性设计不可避免地导致了诸个组件上的非最优功率消耗（其中可接受更低的速度），并导致诸个组件处的性能降低（其中更高的处理速度将有利于关键消息）。
附图简述
图1是根据本发明实施例的系统的框图。
图2是根据本发明实施例的路由器的框图。
图3是根据本发明另一实施例的路由器的框图。
图4是根据本发明一个实施例的以分组为基础进行控制的缓冲器的框图。
详细描述
在多个实施例中，可提供异类性的路由器微体系结构。在高层上，路由器的不同端口、端口的不同虚拟通道和/或甚至共享一个虚拟通道的不同分组都可被允许在不同的时钟和电压下工作，以匹配于处理元件和分组软件语义中的内在异类性。为了实现异类性控制，路由器的一个或多个功率控制器可被用于提供单独的频率电压对，以用于在每个端口、通道、和/或分组上的更好的性能/功率使用。
诸个实施例可与许多不同类型的系统一起使用。在一些实现方式中，诸如片上网络（NoC）之类的片上系统（SoC）可包括许多个核，这些核经由网状类型的互联系统而被耦合。参见图1，所示为根据本发明实施例的系统的框图。如图1所示，系统100可以是片上系统，包括多个处理引擎1100，0－110n,m。在多个实施例中，这些处理引擎可以是核，诸如多核处理器的相对简单的顺序执行微体系结构中的通用核。或者处理引擎可以是同类性的或异类性的处理引擎，具有某些专用功能，诸如解码、分组处理或其他这样的功能。如图所示，处理引擎110被耦合在网状互联中，其中每个处理器被耦合到多个路由器1200，0－120n,m的对应路由器上。
每个这样的路由器可包括多个端口，每个端口包括多个虚拟通道，如下文将要描述的。这些不同的路由器可被控制为具有不同的操作参数（诸如，不同的电压和频率水平）以实现经由这些路由器的通信中的差异性。如图1中进一步示出的，也可存在存储器控制器130。
如图1的实施例所示出的，因为不同类型的话务以不同方向移动通过路由器，路由器的单独端口可以被独立地控制，以实现以功耗来衡量的所需处理能力。例如，从存储器控制器130至处理器P1的话务主要在一个方向上，以粗线段示出。这个情景表示用于具有写回高速缓存的存储器层次的情况，其中来自主存储器的读话务通常是几倍高于去往存储器的写话务。在例如路由器R1上，来自存储器控制器的输入端口将得益于比来自路由器1202,1的输入要高得多的时钟。
此外，高速缓存一致性系统中的特定分组类型可被分类为不同的关键度水平。当使用分组的关键度将分组映射到虚拟通道上时，“所有分组单一时钟”的设计是非最优的。下面的表1示出了一个通信协议中的分组的三个关键度水平。如所示出的，高速缓存一致性多核处理器中的消息类型具有与应用的性能有关的不同关键度属性。在表1的示例中，分组关键度的三个水平可以基于分组的内容。通常，最关键的分组是那些与高速缓存一致性消息类型有关的分组，包括多种响应（Rsp）、嗅探分组（Snp）以及冲突确认（AckCnflt）。接下来，中等关键度的分组涉及转发数据的其他响应、特定读请求（Rd）以及无效消息（Inv）。最后，写回请求（Wb）类型的消息可具有最低的优先级。例如，将RspI分组延后通常会延长高速缓存命中延迟，而将WbMtoI延后则通常是无害的。
表1
  最关键   中等关键   非关键
  RspI   RspFwd   WbMtoI
  RspS   RspFwdS   WbMtoE
  RspCnflt   RspFwdIWb   WbMtoS
  SnpCode   RdCur   RspIWb
  SnpData   RdCode   RspSWb
  SnpInvOwn   RdData
  SnpInvItoE   RdInvOwn
  AckCnflt   InvItoE
现在参见图2，示出了根据本发明的实施例的路由器的框图。如图2所示的，路由器200可对应于图1中所示的SoC的诸个路由器中的一个。路由器200包括多个端口2201-220n，其中每一个端口可包括多个独立的缓冲器。可经由交叉块（cross-bar）或另一个路由器的其他切换逻辑或耦合到路由器的其他代理来提供将进入的分组提供给哪个端口的控制。在图2中特别示出的，每个端口220可包括多个缓冲器225（诸如，先进先出（FIFO）缓冲器），每个缓冲器与一不同的虚拟通道相关联。注意到，虽然图2中示出的指定端口是单向的，即，自西向东，但路由器可包括许多具有不同方向的端口。
如图所示，进入数据是经由进入分组被路由至的端口的输入多路复用器222而被输入到缓冲器中。输入多路复用器222可基于进入分组的虚拟通道标识符而从其诸个输入中选择一输出以提供给对应的缓冲器。类似地，缓冲器225的输出被耦合到输出多路复用器226，多路复用器226可由虚拟通道分配器240所控制。如图所示的，例如由路由器200所耦合到的其他路由器对虚拟通道分配器240提供进入点数。之后，给定的虚拟通道缓冲器可当其具有可用点数的时候使其输出被选中。切换分配器245可从其多个输入中选择一分组用于发送到另一个路由器的给定端口。在一些实施例中，这些分配器可以被组合在单个逻辑或控制器中。不同的路由器算法可被用于做出该确定。例如，在源路由的情况中，分组的源来指定整个路由，由此切换分配器将解析分组中所包括的路由信息。另一种类型的路由算法可以是动态路由，其中分组不具有完整的路由，取而代之的是仅包括有目的地节点标识符（ID）。在该情况中，切换分配器可访问路由表以确定路由。类似地，路由器200可将点数返回给分组的提供者。也就是说，当分组从给定的虚拟通道缓冲器输出时，对应于该虚拟通道的点数可被返回给将该分组提供给路由器的实体。来自多个端口的输出可通过交叉块230经由双向节点至节点链路299被提供给路由器所耦合到的选定实体，诸如，另一个这样的路由器、或处理引擎。
为了单独地控制不同端口所工作的频率，可存在有功率控制器210。如图所示的，功率控制器210耦合以接收全局时钟，全局时钟可以是对应于操作频率的全局时钟信号。此外，功率控制器210可接收多个分路比，这些分路比可以是静态或动态设置的，如下文将要描述的。在一些实施例中，每个端口具有其自有的分路比。功率控制器210进一步耦合以接收全局电压，全局电压可以是对应于SoC的操作电压的全局电压信号。因此，基于所接收到的分路比和全局时钟和全局电压，功率控制器210可生成时钟－电压信号对，该时钟－电压信号对可被提供给每个端口。虽然图2的实施例中示出的是每个路由器具有单个功率控制器，本发明的范围不限于此，并且在一些实施例中，每个端口可具有单独的功率控制器。
由此，图2的实施例示出了可实现对单个端口的时钟－电压控制的异类性路由器。对图2的实施方式的频率－电压对的选择可以被静态控制或基于缓冲器的占用率而被动态控制。在一些实施方式中，一个或多个端口可被静态控制，而一个或多个其他端口可被动态控制。静态实施方式可基于话务会否流过路由器的先验知识。例如，当已知比起输入到存储器控制器，将有更多的话务从存储器控制器输出时，从存储器控制器输出数据的端口可被控制以在比向存储器控制器进行输入的端口更高的频率上操作。
在一个实施例中，功率控制器210可基于来自缓冲器占用率监控逻辑250的信息而为每一个端口选择合适的频率－电压对。在一个实现方式中，占用率监控逻辑250提供分路比信号以动态地控制该比率。在另一个实现方式中，系统软件设置该分路比，例如基于通过端口的预期话务模式的先验知识。更特定地在一个实施例中，该逻辑可执行将端口的缓冲器入口的数目与一阈值的比较。注意，该比较可基于端口的所有缓冲器的占用率，或仅仅基于一个或多个预定缓冲器的占用率。在此，当端口中在用的缓冲器入口数目超过特定水位标记时，端口的时钟/电压增加。相反，在延长的时间段中空余的FIFO缓冲器将指示空闲状态（由占用率监控逻辑所检测到的），并且时钟/电压可被门控/减少到最低等待功率状态，由此充分地节约功率。运行时控制允许路由器连续地针对变化的话务需要而进行调节，实现了性能和功耗之间更好的折衷。在静态实现方式中，注意到逻辑250可能不存在，且比率信号可被静态地控制。在一些实现方式中，静态和动态控制的组合可被使用，诸如，以单个端口或单个缓冲器为基础。
在图2的实施例中，时钟和电压的适用粒度是用于单个端口。因此，功率控制器（以及占用率监控逻辑）可在单个端点的基础进行配置，或每个端口可被配置为与这些组件的单个示例进行通信。应该理解到，除了以端口为基础进行功率控制，可对诸个端口之间的链路进行类似的控制以实现功率节约。在还有一个实施例中，异类性路由器可被提供以电压/频率的对单个优先级的控制。也就是说，在一些应用中，不是实施单个端口的控制，可对端口的每个单独缓冲器进行控制，诸如是以单个优先级或单个虚拟通道为基础，以用于极致细粒度功率管理。现在参见图3，示出了根据本发明的另一个实施例的路由器的框图。如图3所示，路由器200’可与图2的路由器进行类似的配置。然而，不是单个端口的控制，路由器200’的每个单独的缓冲器225的频率-电压对可被单独地控制。为了实现这样的控制，功率控制器228和占用率监控逻辑229可在单个端口上提供，并可例如基于来自静态源（图3中没有示出）或占用率监控逻辑229的进入选择信号而输出单独的时钟-电压控制信号到虚拟通道缓冲器225中的每一个。
在一个实现方式中，系统可被配置以使得每个虚拟通道都基于消息的关键度而被分配，诸如，静态分配，其中第一虚拟通道与最关键的分组相关联、第二虚拟通道与次关键的分组相关联，等等。在这样的实现方式中，第一虚拟通道缓冲器可以比其他虚拟通道缓冲器要更高的速度来操作。在另外一个结合有基于关键度的虚拟通道的实现方式中，通过控制端口的一组缓冲器以使得当数据流经最高优先级的虚拟通道（与一个缓冲器相关联）时其他通道（以及它们相关联的缓冲器）可被禁用或被置于低等待状态，由此实现了动态控制，从而允许知晓工作量的控制。为了实现这种控制，每个分组可包括服务质量（QoS）指示（诸如一比特字段），以指示该分组的优先级。缓冲器可被控制为使得当接收到最高优先级的分组时，使用高频率来处理该分组通过缓冲器，并且当接收到低优先级的分组时，以较低的频率来控制缓冲器资源。假设一系统，其中第一虚拟通道（VC0）正在活动地注入/射出连串的最高优先级分组，而其余的通道/缓冲器（例如VC1到VCV）可被置于低功率状态。在该实施例中，适用时钟和电压的基础因此是消息的优先级。
时钟和电压的适用可以多种方式来实现。对于高性能众核体系结构，可采用对软件透明的设计-时间判定。对于包含许多具有QoS要求的知识产权（IP）块的SoC，可采用基于由软件提供的指示的运行时动态控制机制。例如，可经由跨越存储器模块之间的诸个路由器的低电压、低功率路径来执行低优先级直接存储器访问（DMA）业务。
在还有其他实施例中，可实现更为细粒度的控制。现在参考图4，控制可以是以分组为基础，例如，根据分组自身的优先级。该优先级可以不同于赋予虚拟通道的优先级或其他这样的标识符。在多个实施例中，每个流控制单元（诸如，所称的“微片（flit）”）可在单元的首部（诸如，分组首部）中具有对其优先级的指示符。基于该信息，共享一缓冲器的分组可以不同的速度被处理。特别地在图4的实施例中所示的，缓冲器320包括第一部分320a以及第二部分320b，这两者的每一个都可基于经由诸如功率控制器310而获得的控制信号而以不同的速度来控制。如所示的，功率控制器310可接收全局时钟和电压信号以及分路比，分路比可经由分组首部的字段中存在的信息而被设置。基于该些信息，功率控制器310可生成写时钟和读时钟以将数据写入缓冲器320的特定部分并从缓冲器320的特定部分读数据。虽然在图4的实施例中示出了该特定实现方式，但可以理解到可实现其他用于对电压/频率提供细粒度控制的实现方式。一个示例是，功率控制可在路由器中实现，该路由器与处理器的已知功率状态同步工作（诸如，高级配置与电源接口(ACPI)规范中所称的P或C状态）。在此，连接到处理器的（在该端口上的）本地路由器和缓冲器也可基于处理器功率状态而睡眠（或唤醒）。其他实现方式可进一步用于与具有功率知晓状态的存储器控制器相连接的路由器。
各实施例可以用代码实现，并可存储在其上存储有指令的存储介质上，这些指令可用来对系统编程以执行这些指令。存储介质可包括但不限于任何类型的盘，包括软盘、光盘、光碟、固态驱动器(SSD)、紧凑盘只读存储器(CD-ROM)、可重写紧凑盘(CD-RW)和磁光盘、诸如只读存储器(ROM)的半导体器件、诸如动态随机存取存储器（DRAM）、静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器（EPROM）、闪存、电可擦除可编程只读存储器（EEPROM）、磁卡或者光学卡、或适于存储电子指令的任意其它类型的介质。
尽管本发明已针对有限数量的实施例作了描述，然而本领域技术人员将会从其中领会到许多修改和变型。所附权利要求旨在覆盖所有这样的修改和变型，只要其落在本发明的真实精神和范围内。

Claims (20)

1.一种方法，包括：
确定第一缓冲器的占用率水平，所述第一缓冲器属于耦合到多个路由器以及至少一个处理器的路由器的第一端口；
将所述第一缓冲器的所述占用率水平与第一阈值相比较；以及
至少部分基于所述比较，控制所述第一端口在第一电压和频率上操作，其中所述路由器的至少一个其他端口被控制在第二电压和频率上操作。
2.如权利要求1所述的方法，其特征在于，还包括：基于所述占用率水平的变化，动态地控制所述第一端口在不同的电压和频率上操作。
3.如权利要求1所述的方法，其特征在于，还包括：静态地控制所述路由器的第二端口在所述第二电压和频率上操作，该静态控制是基于通过所述路由器的预期话务模式的先验知识。
4.如权利要求1所述的方法，其特征在于，还包括：基于第一分组的虚拟通道标识符，将所述第一分组路由到所述第一缓冲器。
5.如权利要求4所述的方法，其特征在于，还包括：当对应于所述第一缓冲器的点数可用时，从与所述第一缓冲器的输出相耦合的输出多路复用器中选择所述第一分组，并将所述第一分组路由到第二路由器的预定端口。
6.如权利要求1所述的方法，其特征在于，还包括：当所述第一缓冲器存储至少一个数据分组时，将所述第一端口的至少一个其他缓冲器以及到达/输出链路置于低功率状态。
7.如权利要求1所述的方法，其特征在于，进一步包括：
将所述第一端口的多个缓冲器的占用率水平与所述第一阈值相比较；以及
至少部分基于所述比较，控制所述多个缓冲器在所述第一电压和频率上操作。
8.如权利要求1所述的方法，其特征在于，还包括：基于与所述多个缓冲器中的每一个相关联的消息关键度，控制所述第一端口的所述多个缓冲器中的每一个在单独的电压和频率上操作。
9.一种设备，包括：
路由器，具有多个端口，每个端口包括并列耦合在输入多路复用器和输出多路复用器之间的多个虚拟通道缓冲器，其中所述多个端口中的每一个都被单独地控制在所选的频率－电压对上操作。
10.如权利要求9所述的设备，其特征在于，所述单独地控制是基于对应端口的至少一个虚拟通道缓冲器的占用率。
11.如权利要求10所述的设备，其特征在于，端口的多个虚拟通道缓冲器中的每一个都将以单个分组为基础被单独地控制在不同的频率－电压对上操作。
12.如权利要求9所述的设备，其特征在于，当所述多个端口的第一端口的最高优先级虚拟通道缓冲器正存储至少一个分组时，所述第一端口的其他虚拟通道缓冲器被置于低功率状态，其中每一个虚拟通道缓冲器都与将要被存储在对应的虚拟通道缓冲器中的分组的优先级水平相关联。
13.如权利要求9所述的设备，其特征在于，还包括：占用率监控逻辑，耦合到所述多个端口的第一端口，用于确定所述第一端口的占用率水平，并将所述占用率水平与一阈值相比较，其中所述第一端口的所选频率－电压对是至少部分基于所述比较的。
14.如权利要求13所述的设备，其特征在于，还包括：控制器，包括时钟控制器和电压调节器，所述时钟控制器用于接收全局时钟信号并基于用于所述多个端口中的每一个的比率信号以及所述全局时钟信号而将不同的时钟信号提供给所述多个端口中的每一个，所述电压调节器用于接收电压信号并基于所述比率信号以及所述电压信号而将不同的已调节电压输出给所述多个端口中的每一个。
15.如权利要求14所述的设备，其特征在于，所述控制器从第一输入分组接收第一比率信号，并生成写时钟信号以将所述第一输入分组存储在所述第一端口的第一虚拟通道缓冲器中，所述写时钟信号是根据在所述第一输入分组的首部中所接收到的所述第一比率信号。
16.如权利要求15所述的设备，其特征在于，根据对应的比率信号，以不同的速度来处理所述第一输入分组以及存储在所述第一虚拟通道缓冲器中的第二输入分组。
17.如权利要求9所述的设备，其特征在于，对所述多个端口的单独控制是静态地基于通过所述路由器的预期话务模式的先验知识。
18.一种系统，包括：
多个处理引擎；
至少一个存储器控制器；以及
多个路由器，经由互联网络耦合所述处理引擎和所述至少一个存储器控制器，其中每个路由器包括：多个端口、交叉块、输出选择逻辑、占用率监控逻辑、以及控制器，每个端口具有耦合在输入多路复用器和输出多路复用器之间的多个并行缓冲器，所述交叉块耦合到所述输出多路复用器，所述输出选择逻辑耦合到所述输出多路复用器以及所述交叉块以选择来自所述输出多路复用器的分组并选择所述多个路由器中的另一个路由器的端口以接收所述分组，所述占用率监控逻辑耦合到所述多个并行缓冲器以确定所述多个并行缓冲器中的每一个的占用率水平并将对应的占用率水平与一阈值进行比较以生成结果，所述控制器接收所述结果、全局时钟信号以及电压信号并至少部分基于所述结果而提供用于所述多个并行缓冲器中的每一个的频率－电压对，其中每个并行缓冲器可在异类性的频率－电压对上操作，并且所述多个处理引擎、所述至少一个存储器控制器、以及所述多个路由器被配置在单个半导体管芯上。
19.如权利要求18所述的系统，其特征在于，其中每个路由器可被控制以进一步以单个分组为基础而在异类性频率－电压对上操作。
20.如权利要求18所述的系统，其特征在于，所述多个路由器中的一个路由器的至少一个端口在静态电压和频率上操作，所述静态电压和频率是基于通过所述至少一个端口的预期话务模式的先验知识。
CN201180017347.1A 2010-03-29 2011-03-29 知晓性能和话务的异类性互联网络 Active CN102823214B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/748,794 US8379659B2 (en) 2010-03-29 2010-03-29 Performance and traffic aware heterogeneous interconnection network
US12/748,794 2010-03-29
PCT/US2011/030256 WO2011126816A2 (en) 2010-03-29 2011-03-29 Performance and traffic aware heterogeneous interconnection network

Publications (2)

Publication Number Publication Date
CN102823214A true CN102823214A (zh) 2012-12-12
CN102823214B CN102823214B (zh) 2016-06-29

Family

ID=44656397

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180017347.1A Active CN102823214B (zh) 2010-03-29 2011-03-29 知晓性能和话务的异类性互联网络

Country Status (7)

Country Link
US (1) US8379659B2 (zh)
EP (1) EP2553893B1 (zh)
JP (1) JP2013528970A (zh)
CN (1) CN102823214B (zh)
RU (1) RU2566330C2 (zh)
TW (1) TWI444023B (zh)
WO (1) WO2011126816A2 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104932996A (zh) * 2014-03-20 2015-09-23 英特尔公司 用于控制链路接口的未使用硬件的功率消耗的方法、装置和系统
CN107038133A (zh) * 2015-10-26 2017-08-11 Hgst荷兰公司 基于片上网络方法的用于存储器库的织物互连
CN109062508A (zh) * 2018-07-19 2018-12-21 郑州云海信息技术有限公司 一种数据处理的方法及装置
CN116775418A (zh) * 2023-08-22 2023-09-19 北京象帝先计算技术有限公司 一种片上网络中的路由节点、频率调整方法及电子设备

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8402295B2 (en) * 2010-07-09 2013-03-19 Qualcomm Incorporated Techniques employing flits for clock gating
US20120185714A1 (en) * 2011-12-15 2012-07-19 Jaewoong Chung Method, apparatus, and system for energy efficiency and energy conservation including code recirculation techniques
US9619006B2 (en) * 2012-01-10 2017-04-11 Intel Corporation Router parking in power-efficient interconnect architectures
CN103580890B (zh) * 2012-07-26 2018-08-28 深圳市中兴微电子技术有限公司 一种可重配置片上网络结构及其配置方法
US8885510B2 (en) 2012-10-09 2014-11-11 Netspeed Systems Heterogeneous channel capacities in an interconnect
JP2014082713A (ja) * 2012-10-18 2014-05-08 Canon Inc データ処理装置及びその制御方法
US9253085B2 (en) * 2012-12-21 2016-02-02 Netspeed Systems Hierarchical asymmetric mesh with virtual routers
WO2014149041A1 (en) * 2013-03-20 2014-09-25 Empire Technology Development Llc Heterogeneous router clock assignment and packet routing
US9471726B2 (en) 2013-07-25 2016-10-18 Netspeed Systems System level simulation in network on chip architecture
US9473388B2 (en) 2013-08-07 2016-10-18 Netspeed Systems Supporting multicast in NOC interconnect
GB2521149B (en) * 2013-12-10 2021-08-18 Grass Valley Ltd Adjusting occupancies of a set of buffers
US9699079B2 (en) 2013-12-30 2017-07-04 Netspeed Systems Streaming bridge design with host interfaces and network on chip (NoC) layers
US9473415B2 (en) * 2014-02-20 2016-10-18 Netspeed Systems QoS in a system with end-to-end flow control and QoS aware buffer allocation
CN104022950B (zh) * 2014-06-10 2017-06-06 复旦大学 一种可共享和自配置缓存的路由器结构
US9742630B2 (en) 2014-09-22 2017-08-22 Netspeed Systems Configurable router for a network on chip (NoC)
US9571341B1 (en) 2014-10-01 2017-02-14 Netspeed Systems Clock gating for system-on-chip elements
US9660942B2 (en) 2015-02-03 2017-05-23 Netspeed Systems Automatic buffer sizing for optimal network-on-chip design
US9444702B1 (en) 2015-02-06 2016-09-13 Netspeed Systems System and method for visualization of NoC performance based on simulation output
US9928204B2 (en) 2015-02-12 2018-03-27 Netspeed Systems, Inc. Transaction expansion for NoC simulation and NoC design
US9568970B1 (en) 2015-02-12 2017-02-14 Netspeed Systems, Inc. Hardware and software enabled implementation of power profile management instructions in system on chip
US10050843B2 (en) 2015-02-18 2018-08-14 Netspeed Systems Generation of network-on-chip layout based on user specified topological constraints
US10348563B2 (en) 2015-02-18 2019-07-09 Netspeed Systems, Inc. System-on-chip (SoC) optimization through transformation and generation of a network-on-chip (NoC) topology
US9825809B2 (en) 2015-05-29 2017-11-21 Netspeed Systems Dynamically configuring store-and-forward channels and cut-through channels in a network-on-chip
US9864728B2 (en) 2015-05-29 2018-01-09 Netspeed Systems, Inc. Automatic generation of physically aware aggregation/distribution networks
US10218580B2 (en) 2015-06-18 2019-02-26 Netspeed Systems Generating physically aware network-on-chip design from a physical system-on-chip specification
US10243881B2 (en) 2015-10-27 2019-03-26 Western Digital Technologies, Inc. Multilayer 3D memory based on network-on-chip interconnection
US10452124B2 (en) 2016-09-12 2019-10-22 Netspeed Systems, Inc. Systems and methods for facilitating low power on a network-on-chip
US20180159786A1 (en) 2016-12-02 2018-06-07 Netspeed Systems, Inc. Interface virtualization and fast path for network on chip
US10313269B2 (en) 2016-12-26 2019-06-04 Netspeed Systems, Inc. System and method for network on chip construction through machine learning
US10063496B2 (en) 2017-01-10 2018-08-28 Netspeed Systems Inc. Buffer sizing of a NoC through machine learning
US10084725B2 (en) 2017-01-11 2018-09-25 Netspeed Systems, Inc. Extracting features from a NoC for machine learning construction
US10469337B2 (en) 2017-02-01 2019-11-05 Netspeed Systems, Inc. Cost management against requirements for the generation of a NoC
US10298485B2 (en) 2017-02-06 2019-05-21 Netspeed Systems, Inc. Systems and methods for NoC construction
JP6832050B2 (ja) 2017-02-23 2021-02-24 セレブラス システムズ インク． 加速化ディープラーニング
EP3607503B1 (en) 2017-04-17 2022-03-09 Cerebras Systems Inc. Task activating for accelerated deep learning
CA3060368C (en) 2017-04-17 2020-07-28 Cerebras Systems Inc. Dataflow triggered tasks for accelerated deep learning
US11488004B2 (en) 2017-04-17 2022-11-01 Cerebras Systems Inc. Neuron smearing for accelerated deep learning
US10896476B2 (en) 2018-02-22 2021-01-19 Netspeed Systems, Inc. Repository of integration description of hardware intellectual property for NoC construction and SoC integration
US10547514B2 (en) 2018-02-22 2020-01-28 Netspeed Systems, Inc. Automatic crossbar generation and router connections for network-on-chip (NOC) topology generation
US11144457B2 (en) 2018-02-22 2021-10-12 Netspeed Systems, Inc. Enhanced page locality in network-on-chip (NoC) architectures
US10983910B2 (en) 2018-02-22 2021-04-20 Netspeed Systems, Inc. Bandwidth weighting mechanism based network-on-chip (NoC) configuration
US11023377B2 (en) 2018-02-23 2021-06-01 Netspeed Systems, Inc. Application mapping on hardened network-on-chip (NoC) of field-programmable gate array (FPGA)
US11176302B2 (en) 2018-02-23 2021-11-16 Netspeed Systems, Inc. System on chip (SoC) builder
JP7046171B2 (ja) * 2018-05-15 2022-04-01 三菱電機株式会社 演算装置
RU2685969C1 (ru) * 2018-08-07 2019-04-23 Акционерное общество Научно-производственный центр "Электронные вычислительно-информационные системы" (АО НПЦ "ЭЛВИС") Способ управления энергопотреблением в гетерогенной системе на кристалле
US11328207B2 (en) 2018-08-28 2022-05-10 Cerebras Systems Inc. Scaled compute fabric for accelerated deep learning
US11321087B2 (en) 2018-08-29 2022-05-03 Cerebras Systems Inc. ISA enhancements for accelerated deep learning
US11328208B2 (en) 2018-08-29 2022-05-10 Cerebras Systems Inc. Processor element redundancy for accelerated deep learning
US11533277B2 (en) 2021-02-16 2022-12-20 Hewlett Packard Enterprise Development Lp Method and system for virtual channel remapping
WO2022256737A1 (en) * 2021-06-04 2022-12-08 Drexel University Energy efficiency of heterogeneous multi-voltage domain deep neural network accelerators through leakage reuse for near-memory computing applications

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070133588A1 (en) * 2005-12-09 2007-06-14 Electronics And Telecommunications Research Institute Scheduling apparatus and method in channel bonding transmission system
US7343433B2 (en) * 2003-12-08 2008-03-11 Samsung Electronics Co., Ltd. Method and apparatus for controlling amount of buffer data in a receiver of a data communication system, and method and apparatus for playing streaming data with adaptive clock synchronization unit
US20090293061A1 (en) * 2008-05-22 2009-11-26 Stephen Joseph Schwinn Structural Power Reduction in Multithreaded Processor
US20090327506A1 (en) * 2008-06-30 2009-12-31 Broadcom Corporation System and method for controlling a phy attached to a mac interface for energy efficient ethernet

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186600A (ja) * 1995-01-05 1996-07-16 Nippon Telegr & Teleph Corp <Ntt> 蓄積交換網における中継輻輳検出方法
JPH1155276A (ja) * 1997-08-01 1999-02-26 Oki Electric Ind Co Ltd シェーピング装置
US6009488A (en) 1997-11-07 1999-12-28 Microlinc, Llc Computer having packet-based interconnect channel
US7222147B1 (en) * 2000-05-20 2007-05-22 Ciena Corporation Processing network management data in accordance with metadata files
US7173906B2 (en) * 2001-09-28 2007-02-06 Nec Corporation Flexible crossbar switching fabric
JP3606240B2 (ja) * 2001-08-23 2005-01-05 日本電気株式会社 Ａｔｍ交換機
DE50214631D1 (de) * 2001-09-20 2010-10-14 Nokia Siemens Networks Gmbh Verkehrsbegrenzung mittels zulässigkeitsprüfung für ein paketorientiertes verbindungsloses netz mit qos niveau übertragung
GB0211764D0 (en) * 2002-05-22 2002-07-03 3Com Corp Automatic power saving facility for network devices
US7181544B2 (en) 2002-09-03 2007-02-20 Intel Corporation Network protocol engine
US7324540B2 (en) 2002-12-31 2008-01-29 Intel Corporation Network protocol off-load engines
US20040158752A1 (en) * 2003-02-04 2004-08-12 Michael Borza Power management system and method for electronic circuits
US20050165985A1 (en) 2003-12-29 2005-07-28 Vangal Sriram R. Network protocol processor
US7650285B2 (en) * 2004-06-25 2010-01-19 Numerex Corporation Method and system for adjusting digital audio playback sampling rate
US7606151B2 (en) * 2005-04-21 2009-10-20 Intel Corporation Power reduction in switch architectures
US7461190B2 (en) * 2005-08-11 2008-12-02 P.A. Semi, Inc. Non-blocking address switch with shallow per agent queues
JP4825580B2 (ja) * 2005-09-05 2011-11-30 アラクサラネットワークス株式会社 ネットワーク接続装置の消費電力低減方法及び装置
JP2007074607A (ja) * 2005-09-09 2007-03-22 Alaxala Networks Corp クロック制御を用いた低消費電力化データ処理回路
WO2007077739A1 (ja) * 2005-12-28 2007-07-12 Matsushita Electric Industrial Co., Ltd. 送信装置、及び受信装置
US8332793B2 (en) * 2006-05-18 2012-12-11 Otrsotech, Llc Methods and systems for placement and routing
JP5066007B2 (ja) * 2007-08-27 2012-11-07 アラクサラネットワークス株式会社 ネットワーク中継装置
US8108545B2 (en) * 2007-08-27 2012-01-31 International Business Machines Corporation Packet coalescing in virtual channels of a data processing system in a multi-tiered full-graph interconnect architecture
JP4823209B2 (ja) * 2007-12-13 2011-11-24 アラクサラネットワークス株式会社 パケット転送装置
JP5100479B2 (ja) * 2008-04-03 2012-12-19 アラクサラネットワークス株式会社 パケット転送装置
JP5228600B2 (ja) * 2008-04-23 2013-07-03 日本電気株式会社 情報通信機器、低消費電力回路及びそれらに用いる消費電力削減方法
US8271811B2 (en) * 2009-11-05 2012-09-18 Lsi Corporation Methods and apparatus for load-based power management of PHY logic circuits of a SAS device based upon a current workload

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7343433B2 (en) * 2003-12-08 2008-03-11 Samsung Electronics Co., Ltd. Method and apparatus for controlling amount of buffer data in a receiver of a data communication system, and method and apparatus for playing streaming data with adaptive clock synchronization unit
US20070133588A1 (en) * 2005-12-09 2007-06-14 Electronics And Telecommunications Research Institute Scheduling apparatus and method in channel bonding transmission system
US20090293061A1 (en) * 2008-05-22 2009-11-26 Stephen Joseph Schwinn Structural Power Reduction in Multithreaded Processor
US20090327506A1 (en) * 2008-06-30 2009-12-31 Broadcom Corporation System and method for controlling a phy attached to a mac interface for energy efficient ethernet

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104932996A (zh) * 2014-03-20 2015-09-23 英特尔公司 用于控制链路接口的未使用硬件的功率消耗的方法、装置和系统
CN104932996B (zh) * 2014-03-20 2018-04-13 英特尔公司 用于控制链路接口的未使用硬件的功率消耗的方法、装置和系统
CN107038133A (zh) * 2015-10-26 2017-08-11 Hgst荷兰公司 基于片上网络方法的用于存储器库的织物互连
US11165717B2 (en) 2015-10-26 2021-11-02 Western Digital Technologies, Inc. Fabric interconnection for memory banks based on network-on-chip methodology
CN107038133B (zh) * 2015-10-26 2021-12-28 西部数据技术公司 基于片上网络方法的用于存储器库的织物互连
US11546272B2 (en) 2015-10-26 2023-01-03 Western Digital Technologies, Inc. Fabric interconnection for memory banks based on network-on-chip methodology
CN109062508A (zh) * 2018-07-19 2018-12-21 郑州云海信息技术有限公司 一种数据处理的方法及装置
CN116775418A (zh) * 2023-08-22 2023-09-19 北京象帝先计算技术有限公司 一种片上网络中的路由节点、频率调整方法及电子设备
CN116775418B (zh) * 2023-08-22 2023-12-19 北京象帝先计算技术有限公司 一种片上网络中的路由节点、频率调整方法及电子设备

Also Published As

Publication number Publication date
WO2011126816A2 (en) 2011-10-13
EP2553893B1 (en) 2014-10-08
EP2553893A4 (en) 2013-11-13
RU2012145865A (ru) 2014-05-10
TW201210275A (en) 2012-03-01
CN102823214B (zh) 2016-06-29
JP2013528970A (ja) 2013-07-11
EP2553893A2 (en) 2013-02-06
US8379659B2 (en) 2013-02-19
WO2011126816A3 (en) 2012-03-22
US20110235531A1 (en) 2011-09-29
RU2566330C2 (ru) 2015-10-20
TWI444023B (zh) 2014-07-01

Similar Documents

Publication Publication Date Title
CN102823214A (zh) 知晓性能和话务的异类性互联网络
JP6060316B2 (ja) ＮｏＣを構成するための方法及びシステム並びにコンピュータ可読記憶媒体
JP5335892B2 (ja) パケット交換オンチップ相互接続ネットワークの高速仮想チャネル
RU2565781C2 (ru) Предоставление безбуферного способа транспортировки для многомерной ячеистой топологии
US9529400B1 (en) Automatic power domain and voltage domain assignment to system-on-chip agents and network-on-chip elements
Jang et al. A voltage-frequency island aware energy optimization framework for networks-on-chip
US8819616B2 (en) Asymmetric mesh NoC topologies
US9426099B2 (en) Router, method for controlling router, and program
US7706275B2 (en) Method and apparatus for routing data in an inter-nodal communications lattice of a massively parallel computer system by employing bandwidth shells at areas of overutilization
EP2613479B1 (en) Relay device
US8509078B2 (en) Bufferless routing in on-chip interconnection networks
JP2010218364A (ja) 情報処理システム、通信制御装置および方法
CN101271438A (zh) 用于在消息之间进行仲裁的数据处理装置和方法
DiTomaso et al. Resilient and power-efficient multi-function channel buffers in network-on-chip architectures
US8103788B1 (en) Method and apparatus for dynamically reallocating buffers for use in a packet transmission
Behrouz et al. Fault-tolerant routing algorithms in networks on-chip
Shermi et al. A novel architecture of bidirectional NoC router using flexible buffer
Umamaheswari et al. Dynamic buffer management to improve the performance of fault tolerance adaptive network-on-chip applications
Andújar et al. A case study on implementing virtual 5D torus networks using network components of lower dimensionality
Rao et al. An Improvised Quality Aware Adaptive Aware Routing for on chip based Wireless Network on Chip Communication
SHERMI et al. A Novel Architecture of Bidirectional NoC Router with Flexible Buffer
Ravindran et al. Prioritized multiprocessor networks: design and performance
KAVITHA TDM Arbitration and Virtual Point to Point Connection in Mesh Networks
Wang et al. A simple and efficient input selection function for networks-on-chip
JPH11252142A (ja) データ伝送装置及び方法、並びにネットワークシステム

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant