CN102819689A - 多芯片组件的可靠性预测方法 - Google Patents

Abstract

一种多芯片组件的可靠性预测方法，包括步骤：获取基板失效率λ_基板、外贴元器件失效率λ_{外贴元器件}、互连失效率λ_互连、封装失效率λ_封装及组装系数π_组装、设计系数π_设计、质量控制系数π_质量控制、环境系数π_环境；根据基板失效率λ_基板、外贴元器件失效率λ_{外贴元器件}、互连失效率λ_互连、封装失效率λ_封装及组装系数π_组装、设计系数π_设计、质量控制系数π_质量控制、环境系数π_环境确定多芯片组件的可靠性预计失效率λ_P。本发明结合多芯片组件MCM的特点，综合考虑基板、外贴元器件、互连、封装的失效率，及组装、实际、质量控制及环境的系数，根据这些失效率和系数综合确定多芯片组件的可靠性预计失效率，实现对多芯片组件可靠性的准确预测。

Description

多芯片组件的可靠性预测方法

技术领域

本发明涉及多芯片组件的可靠性预测领域，特别涉及一种多芯片组件的可靠性预测方法。

背景技术

多芯片组件（MCM）是目前电子封装中最为先进的一种封装形式，是在混合集成电路基础上发展起来的一种高级混合集成组件。近年来，随着整机电子系统对高性能、多功能和小型化要求的不断提高，MCM也得到了飞速的发展，伴随着材料技术的不断进步，MCM已经可以应用于很多高性能和高可靠性的领域中。

MCM与传统意义上的混合集成电路有所不同，主要区别如下：混合集成电路（HIC）各种基板上安装的主要是无源元件，半导体器件所占的比例非常小，作为HIC用的半导体器件可以是裸芯片也可以是已封装器件，在通常情况下，制成部件的电路较为简单；而MCM在各种高密度多层基板上安装的主体是半导体器件，确切地说是未封装的半导体器件芯片，制成部件的电路一般都较为复杂。由此可知，MCM技术是混合集成技术的延伸，是HIC（混合集成电路）技术与WSI（大规模集成电路）技术的综合，也是PCB（Printed Circuit Board，印刷电路板）技术与IC（integrated circuit，集成电路）裸芯片封装技术的结合，是混合集成技术的高级产品，因此其功能和集成度也远高于传统的混合集成电路。

由于MCM高性能、小型化的优点，使得它广泛的应用于武器装备、航空、航天等国防军事领域中。第二代杀手锏装备、军用雷达、指挥控制、电子对抗等重点电子武器装备和系统中也大量采用了MCM，正是如此，除了要求MCM具有高性能、小型化的特点之外，还要求其具有高的可靠性。因此对MCM进行可靠性预测就显得尤为重要。

目前国内外在对MCM产品进行预测时，均是将MCM归于混合集成电路，然后依据混合集成电路的预测方法对MCM产品的可靠性进行预测，然而，如上所述，MCM与混合集成电路根本就不相同，用对混合集成电路的可靠性预测方法对MCM进行可靠性预测，必然会导致预测结果的不准确。

发明内容

针对上述现有技术中存在的问题，本发明的目的在于提供一种多芯片组件的可靠性预测方法，其可以准确地对多芯片组件的可靠性进行预测。

为达到上述目的，本发明采用以下技术方案：

一种多芯片组件的可靠性预测方法，包括步骤：

获取基板失效率λ_基板、外贴元器件失效率λ_{外贴元器件}、互连失效率λ_互连、封装失效率λ_封装以及组装系数π_组装、设计系数π_设计、质量控制系数π_质量控制、环境系数π_环境；

根据所述基板失效率λ_基板、外贴元器件失效率λ_{外贴元器件}、互连失效率λ_互连、封装失效率λ_封装以及组装系数π_组装、设计系数π_设计、质量控制系数π_质量控制、环境系数π_环境确定多芯片组件的可靠性预计失效率λ_P。

根据本发明方案，其结合了多芯片组件MCM的特点，综合考虑了基板、外贴元器件、互连、封装的失效率，以及组装、质量控制及使用环境的系数，根据这些失效率和系数来综合确定多芯片组件的可靠性预计失效率，实现了对多芯片组件的可靠性的准确预测。

附图说明

图1是本发明的多芯片组件可靠性预测方法实施例的流程示意图。

具体实施方式

以下结合其中的较佳实施方式对本发明方案进行详细阐述。

图1中示出了本发明的多芯片组件可靠性预测方法实施例的流程示意图。

如图1所示，本实施例中的多芯片组件可靠性预测方法包括步骤：

步骤S101：获取基板失效率λ_基板、外贴元器件失效率λ_{外贴元器件}、互连失效率λ_互连、封装失效率λ_封装以及组装系数π_组装、设计系数π_设计、质量控制系数π_质量控制、环境系数π_环境；

步骤S102：根据上述获得的基板失效率λ_基板、外贴元器件失效率λ_{外贴元器件}、互连失效率λ_互连、封装失效率λ_封装以及组装系数π_组装、设计系数π_设计、质量控制系数π_质量控制、环境系数π_环境确定多芯片组件的可靠性预计失效率λ_P。

根据本发明方案，其结合了多芯片组件MCM的特点，综合考虑了基板、外贴元器件、互连、封装的失效率，以及组装、质量控制及使用环境的系数，根据这些失效率和系数来综合确定多芯片组件的可靠性预计失效率，实现了对多芯片组件的可靠性的准确预测。

其中，在上述S102中确定多芯片组件的可靠性预计失效率λ_P时，可以通过下式确定：

λ_P=[(λ_基板+λ_{外贴元器件})*π_组装+λ_互连+λ_封装]*π_设计*π_质量控制*π_环境（1）

以下结合上述各失效率、系数的获取过程分别进行说明。

上述基板失效率λ_基板，表示由基板引发的失效率，基于基板的特性，获取基板失效率λ_基板的方式可以是如下所述：

测量基板的实际面积S；

根据基板的层数确定基板层数系数π_层数；

根据基板的单层通孔数确定基板的通孔系数π_通孔数；

根据基板的材料确定基板的材料系数π_材料；

根据基板制作工艺的工艺成熟度确定基板的工艺成熟度系数π_{工艺成熟度}；

根据对基板进行测试的测试情况确定基板测试系数π_测试-s；

然后，根据上述获得的实际面积S、层数系数π_层数、通孔系数π_通孔数、材料系数π_材料、工艺成熟度系数π_{工艺成熟度}、测试系数π_测试-s，确定上述基板失效率λ_基板。

在确定上述基板失效率λ_基板，具体可通过下式（2）确定：

λ_基板=λ_b-sS·π_层数π_通孔数π_材料π_{工艺成熟度}π_测试-s    （2）

其中，上述λ_b-s表示基板单位面积的基本失效率，具体可以根据已有的标准来确定，在本发明方案中，λ_b-s的取值可以是9.026×10^-11/h。

在上述测量基板的实际面积S时，可以采用目前已有的对面积进行测量的方式进行测量确定，测量的实际面积的单位，可以采用mm²。

在上述根据基板的层数确定基板层数系数π_层数时，可以综合实际工程情况等等，对基板的层数与基板的层数系数π_层数的对应情况进行设定，在需要确定基板的层数系数π_层数时，基于基板的层数，可直接得到对应的基板层数系数π_层数。通过实际调研及测定，在本发明的一个具体示例中，对基板的层数与基板的层数系数π_层数的设定可以是如下表1所示：

表1

层数	π层数	层数	π层数	层数	π层数	层数	π层数
								5	0.92	9	0.952	13	0.984	17	1.016
6	0.928	10	0.960	14	0.992	18	1.024
								7	0.936	11	0.968	15	1	19	1.032
8	0.944	12	0.976	16	1.008	20	1.04

类似地，在上述根据基板的单层通孔数确定基板的通孔系数π_通孔数时，也可以是结合实际工程情况等因素，基于基板的单层通孔数的个数，对基板的单层通孔数与基板的通孔系数π_通孔数的对应情况进行设定，在需要确定基板的通孔系数π_通孔数时，基于基板的单层通孔数及上述设定的对应情况，可直接得到对应的基板的通孔系数π_通孔数。在本发明的一个具体示例中，对基板的单层通孔数与基板的通孔系数π_通孔数的设定可以是如下表2所示：

表2

单层通孔数（个）	8000	8500	9000
				π通孔数	0.96	1	1.04

在确定基板的材料系数π_材料时，可以基于所使用的材料的品牌或者类型等、结合实际工程情况进行设定。在具体确定基板的材料系数π_材料时，基于基板所使用的材料的品牌或者类型等情况，可以直接确定与其对应的材料系数π_材料。在本发明方案的一个具体示例中，对基板的材料系数π_材料的设定可以是如下表3所示：

表3

材料	杜邦	费罗
			π材料	1	1.05

根据基板制作工艺的工艺成熟度来确定基板的工艺成熟度系数π_{工艺成熟度}时，可以是基于制作该基本的工艺方法或者类型来确定，在确定之前，可以结合工程实际情况，根据制作工艺类型等对各工艺类型分别设定对应的工艺成熟度系数π_{工艺成熟度}。在本发明的一个具体示例中，对基板的工艺成熟度系数π_{工艺成熟度}的设定可以是如下表4所示：

表4

在根据对基板进行测试的测试情况确定基板测试系数π_测试-s时，可以是基于实际测试情况，根据测试能力对基板可靠性造成影响的各项影响因素及其对应的权重等因素确定。基于不同的考虑因素，所考虑到的影响因素的项数可能会有所区别。在本发明方案的一个具体示例中，考虑到测试能力的16项影响因素，通过下式（3）确定上述基板测试系数π_测试-s：

式中，G_i-s表示测试能力对基板可靠性造成影响的第i项影响因素，W_i-s表示第i项影响因素G_i-s的权重，P_s表示基板的测试合格率，基板的测试合格率P_s由实际的基本测试结果进行确定。

上述测试能力对基板可靠性的影响因素G_i-s及权重W_i-s，可以基于实际情况来确定可能会对基板的可靠性造成影响的项目因素，并综合实际情况确定该项目因素的权重。在本发明的一个具体示例中，测试能力对基板可靠性的影响因素G_i-s及权重W_i-s的设定可以是如下表5所示。在下表5中，序号表示影响因素的项数。

表5

如上表5所示，假设有对基板的平行度进行检测，需要对基板的平行度的影响因素进行考虑，即上述第4项的基板的平行度的影响因素G_i-s=1，其对应的权重W_i-s=8。若没有对基板的平行度进行检测，则无需对基板的平行度的影响因素进行考虑，即上述第4项对基本的平行度的影响因素G_i-s=0，其对应的权重W_i-s=8。

上述外贴元器件失效率λ_{外贴元器件}，是指由外贴元器件引发的各类元器件的失效率，包括SMD、无缘元件和淀积电阻等等。

获得外贴元器件失效率λ_{外贴元器件}的方式可以是如下所述：

确定半导体分立器件的半导体分立器件失效率λ_{半导体分立器件}；

确定单片集成电路的集成电路失效率λ_集成电路；

确定无源元件的无源元件失效率λ_无源元件；

确定淀积电阻的淀积电阻失效率λ_淀积电阻；

然后，通过对上述半导体分立器件失效率λ_{半导体分立器件}、集成电路失效率λ_集成电路、无源元件失效率λ_无源元件、淀积电阻失效率λ_淀积电阻确定获得上述外贴元器件失效率λ_{外贴元器件}。

在确定外贴元器件失效率λ_{外贴元器件}时，可以是通过对上述半导体分立器件失效率λ_{半导体分立器件}、集成电路失效率λ_集成电路、无源元件失效率λ_无源元件、淀积电阻失效率λ_淀积电阻确定获得上述外贴元器件失效率λ_{外贴元器件}求和来获得，具体如下述式（4）所示：

λ_{外贴元器件}=∑（λ_{半导体分立器件}+λ_集成电路+λ_无源元件+λ_淀积电阻）  （4）

在上述半导体分立器件的半导体分立器件失效率λ_{半导体分立器件}，可以通过下式（5）确定：

λ_{半导体分立器件}=∑λ_b-dπ_测试-dic    （5）

其中，λ_b-d表示半导体分立器件基本失效率，π_测试-dic表示半导体分立器件入所检验评价测试系数。

其中，上述半导体分立器件基本失效率λ_b-d可以采用目前已有的标准进行确定，在本发明方案中，可以通过GJB/Z 299C标准中的各类别半导体分立器件预计失效率得出，在GJB/Z 299C标准中，设定有环境系数π_E,本发明方案在根据GJB/Z 299C标准确定半导体分立器件基本失效率λ_b-d时，可以令π_E=1，通过GJB/Z 299C标准确定半导体分立器件基本失效率λ_b-d的具体实现方式在此不予赘述。

上述半导体分立器件入所检验评价测试系数π_测试-dic，可以是基于实际测试情况，基于半导体分立器件入所检验时对可靠性造成影响的各项影响因素及其对应的权重等因素来确定。基于不同的考虑因素，所考虑到的影响因素的项数可能会有所区别，在本发明的一个具体示例中，考虑到半导体分立器件入所检验时的14项影响因素，通过下式（6）确定上述半导体分立器件入所检验评价测试系数π_测试-dic：

式（6）中，G_i-dic表示半导体分立器件入所检验的测试能力对半导体分立器件可靠性产生影响的第i项影响因素，W_i-dic表示与第i项影响因素G_i-dic对应的权重，P_ds表示半导体分立器件入所检验的测试合格率，该测试合格率P_ds可以根据半导体分立器件入所时的实际测试结果获得。

上述半导体分立器件入所检验的测试能力对半导体分立器件可靠性的影响因素G_i-dic及其对应的权重W_i-dic，可以基于实际情况来确定可能会对基板的可靠性造成影响的项目因素，并综合实际情况确定该项目因素的权重。在本发明的一个具体示例中，对产品入所检验的测试能力对半导体分立器件可靠性的影响因素G_i-dic及其对应的权重W_i-dic的设定可以是如下表6所示。在下表6中，序号表示影响因素的项数。

表6

如上表6所示，假设有人工测试导致的损伤情况，则需要对人工测试导致的损伤的影响因素进行考虑，即上述第14项的人工测试导致的损伤情况的影响因素G_i-dic=1，其对应的权重W_i-dic=10。若没有因人工测试导致的损伤，则无需对人工测试导致的损伤情况进行考虑，即上述第14项的人工测试导致的损伤情况的影响因素G_i-dic=0，其对应的权重W_i-dic=10。

而在上述获取单片集成电路的集成电路失效率λ_集成电路时，具体可以通过下式（7）来确定：

λ_集成电路=∑λ_b-icπ_测试-dic        （7）

式中，λ_b-ic表示集成电路基本失效率，π_测试-dic表示产品入所检验评价测试系数。

上述产品入所检验评价测试系数π_测试-dic，可以基于实际测试情况，根据入所检验评价时对集成电路可靠性造成影响的各项影响因素及其对应的权重等因素来确定。基于不同的考虑因素，所考虑到的影响因素的个数或者说项目数可能会有所区别。在本发明的一个具体示例中，考虑到入所检验评价时的16项影响因素，通过下式（8）确定上述产品入所检验评价测试系数π_测试-dic：

其中，G_i-dic表示产品入所检验时的测试能力对集成电路可靠性造成的第i项影响因素，W_i-dic表示第i项影响因素G_i-dic的权重，P_ic表示集成电路入所检验的测试合格率，集成电路入所检验的测试合格率P_ic由实际的集成电路入所检验的测试结果进行确定。

上述测试能力对集成电路可靠性的影响因素G_i-dic及权重W_i-dic，可以基于实际情况来确定可能会对集成电路的可靠性造成影响的项目因素，并综合实际情况确定该项目因素的权重。在本发明的一个具体示例中，测试能力对集成电路可靠性的影响因素G_i-dic及权重W_i-dic的设定可以是如下表7所示。在下表7中，序号表示影响因素的项数。

表7

如上表7所示，假设有人工测试导致的损伤情况，则需要对人工测试导致的损伤的影响因素进行考虑，即上述第14项人工测试导致的损伤情况的影响因素G_i-dic=1，其对应的权重W_i-dic=10。若没有因人工测试导致的损伤，则无需对人工测试导致的损伤情况进行考虑，即上述第14项人工测试导致的损伤情况的影响因素G_i-dic=0，其对应的权重W_i-dic=10。

在上述获取无源元件的无源元件失效率λ_无源元件时，可以通过下式（9）确定：

λ_无源元件=（∑λ_R+∑λ_C）π_测试-e    （9）

式中，λ_R表示外贴电阻预计失效率，λ_C表示外贴电容预计失效率，π_测试-e表示无源元件入所检验评价测试系数。其中，上述外贴电阻预计失效率λ_R、外贴电容预计失效率λ_C可以采用目前已有的标准进行确定。在本发明方案中，对于外贴电阻预计失效率λ_R来说，可以参考GJB/Z 299C标准中各类别电阻器预计失效率得出，在GJB/Z 299C标准中，设定有环境参数π_E，本发明方案在具体应用时，可令π_E=1，具体的计算确定方式在此不予赘述。对于外贴电容预计失效率λ_C来说，可以参考GJB/Z 299C标准中各类别电容器失效率得出，在GJB/Z299C标准中，设定有环境参数π_E，本发明方案在具体应用时，可令π_E=1，具体的计算确定方式在此不予赘述。

上述无源元件入所检验评价测试系数π_测试-e，可以是基于实际测试情况，基于无源元件入所检验时对可靠性造成影响的各项影响因素及其对应的权重等因素来确定。基于不同的考虑因素，所考虑到的影响因素的项数可能会有所区别，在本发明的一个具体示例中，考虑到无源元件入所检验时的10项影响因素，通过下式（10）确定上述无源元件入所检验评价测试系数π_测试-e：

式（10）中，G_i-e表示无源元件入所检验的测试能力对无源元件可靠性产生影响的第i项影响因素，W_i-e表示与第i项影响因素G_i-e对应的权重，P_e表示无源元件入所检验的测试合格率，该无源元件入所检验的测试合格率P_e可以根据无源元件入所检验时得到的实际测试结果确定。

上述无源元件入所检验的测试能力对无源元件可靠性的影响因素G_i-e及其对应的权重W_i-e，可以基于实际情况来确定测试时可能会对无源元件的可靠性造成影响的测试能力项目因素，并综合实际情况确定该项目因素的权重。在本发明的一个具体示例中，对测试能力对无源元件可靠性的影响因素G_i-e及其对应的权重W_i-e的设定可以是如下表8所示。在表8中，序号表示影响因素的项数。

表8

序号	问题	Gi-e	权重Wi-e
				1	无源器件测试故障覆盖率是否大于90%	是=1，否=0	10
2	是否对无源器件进行电测试？	是=1，否=0	10
				3	是否对无源器件进行目检？	是=1，否=0	10
4	是否对无源器件进行温度循环？	是=1，否=0	10
				5	是否对无源器件进行机械冲击或恒定加速度？	是=1，否=0	10
6	是否对无源器件进行电压条件处理或老炼（电容）？	是=1，否=0	10
				7	上述试验完成后是否对无源器件后目检？	是=1，否=0	10

8	是否对无源器件进行引线键合强度评价？	是=1，否=0	10
				9	是否对无源器件进行高温贮存试验？	是=1，否=0	10
10	是否有人工测试导致的损伤情况？	是=1，否=0	10

如上表所示，假设有对无源器件进行温度循环，则需要对温度循环的影响因素进行考虑，即上述第4项的温度循环的影响因素G_i-e=1，其对应的权重G_i-e=10。若没有对无源器件进行温度循环，则无需对温度循环可能造成的影响进行考虑，即上述第4项的温度循环的影响因素G_i-e=0，其对应的权重G_i-e=10。

在上述确定淀积电阻失效率λ_淀积电阻时，可以通过下式（11）进行确定：

λ_淀积电阻=R_mλ_薄膜+R_eλ_厚膜        （11）

其中，R_m表示薄膜电阻的个数，λ_薄膜表示薄膜电阻失效率，R_e表示厚膜电阻的个数，λ_厚膜表示厚膜电阻失效率。薄膜电阻的个数R_m、厚膜电阻的个数R_e可以根据所使用的淀积电阻的实际情况进行计数获得，在此不予多加赘述。

上述薄膜电阻失效率λ_薄膜、厚膜电阻失效率λ_厚膜在确定时，可以基于电阻层数进行确定，在本发明的一个具体示例中，对薄膜电阻失效率λ_薄膜、厚膜电阻失效率λ_厚膜的设定可以是如下表9所示。

表9

上述组装系数π_组装，表示组装过程对基板和外贴元器件造成的可靠性影响。

在确定组装系数π_组装时，可以采用专家评分法进行计算，例如考虑会对组装的可靠性造成影响的各项影响因素。基于不同的考虑因素，所考虑到的对组装可靠性造成影响的影响因素的项数可能会有所区别。在本发明的一个具体示例中，考虑到组装时可能会对组装的可靠性造成影响的26项影响因素，通过下式（12）确定上述组装系数π_组装：

式（12）中，G_i-a表示与组装工艺影响有关的第i项问题项，W_i-a表示第i项问题项G_i-a的权重分数。

其中，与组装工艺影响有关的问题项G_i-a，可以基于实际工程情况确定可能会对组装工艺造成影响的项目因素，并结合实际情况确定该项目因素的权重W_i-a。在本发明的一个具体示例中，对组装工艺影响有关的问题项G_i-a及其权重W_i-a的设定可以是如下表10所示。在下表10中，序号表示影响因素的项数。

表10

如上表10所示，假设组装后基板有通过三温测试，则需要对基板通过三温测试的影响因素进行考虑，即上述第18项的组装后基板通过三温测试的影响因素G_i-a=1，其对应的权重W_i-a=5。若组装后基板没有通过三温测试，则无需对基板通过三温测试的影响因素进行考虑，即上述第18项的组装后基板通过三温测试的影响因素G_i-a=0，其对应的权重W_i-a=5。

上述互连失效率λ_互连，表示由内部互连引发的失效率。在确定互连失效率λ_互连，具体可以通过下式（13）来确定：

λ_互连=λ_bNπ_焊线材料π_测试-i        （13）

式（13）中，λ_b表示单根焊线基本失效率，N表示焊线数目，π_焊线材料表示焊线材料系数，π_测试-i表示互连测试系数。该焊线数目N，可以根据实际情况进行计数获得。

上述单根焊线基本失效率λ_b可以才有目前已有的标准或者方法来确定，在本发明方案的一个具体示例中，上述单根焊线基本失效率λ_b的具体取值可以为3.636×10^-9/h。

上述焊线材料系数π_焊线材料，可以根据所选用的焊线的材料的类型来确定。在本发明的一个具体示例中，对焊线材料系数π_焊线材料的设定可以是如下表11所示。

表11

焊线材料	金丝	铝丝
			π焊线材料	1	0.71

上述互连测试系数π_测试-i，可以基于实际测试情况，基于可能会对互连测试的可靠性造成影响的各项影响因素及其对应的权重等因素来确定。基于不同的考虑因素，所考虑到的影响因素的项数可能会有所区别。在本发明的一个具体示例中，考虑到互连测试时的14项影响因素，通过下式（14）确定上述互连测试系数π_测试-i：

其中，,G_i-i表示互连测试能力对MCM可靠性产生影响的第i项影响因素，W_i-i表示与第i项影响因素G_i-i对应的权重，P_i表示互连通断的测试合格率，该互连通断的测试合格率P_i可以由实际对互连通断的测试情况来确定。

上述互连测试能力对MCM可靠性的影响因素G_i-i及其对应的权重W_i-i，可以基于实际工程情况来确定可能会对互连测试能力可能会对MCM可靠性造成影响的项目因素，并综合实际情况确定该项目因素的权重。在本发明的一个具体示例中，互连测试能力对MCM可靠性的影响因素G_i-i及其对应的权重W_i-i的设定可以是如下表12所示。在下表12中，序号表示影响因素的项数。

表12

如上表所示，假设有对多余物进行检测，则需要对多余物检测的影响因素进行考虑，即上述第12项的对多余物进行检测的影响因素G_i-i=1，其对应的权重W_i-i=5。若没有对多余物进行检测，则无需对多余物检测的影响因素进行考虑，即上述第12项的对多余物进行检测的影响因素G_i-i=0，其对应的权重W_i-i=5。

上述封装失效率λ_封装，表示由封装管壳引发的失效率。在确定封装失效率λ_封装时，具体可以通过下式（15）确定：

λ_封装=λ_b-pπ_测试-p      （15）

式中，λ_b-p表示封装基本失效率，π_测试-p表示封装测试系数。其中，该封装基本失效率λ_b-p，可以用目前已有的标准进行确定，在本发明的一个具体示例中，上述封装基本失效率λ_b-p的取值具体可以是λ_b-p=5×10^-9×n^1.7，n表示封装引脚数。

上述封装测试系数π_测试-p，可以根据封装测试时可能会对封装测试的可靠性造成影响的各项影响因素及其对应的权重等因素来确定。基于不同的考虑因素，所考虑到的影响因素的项数可能会有所区别。在本发明的一个具体示例中，考虑到封装测试时的9项影响因素，通过下式（16）确定上述封装测试系数π_测试-p：

式（16）中，G_i-p表示封装测试能力对MCM可靠性的第i项影响因素，W_i-p表示与第i项影响因素G_i-p对应的权重，P_p表示封装的测试合格率，封装的测试合格率P_p可以由实际的封装测试的测试结果确定。

上述封装测试能力对MCM可靠性的影响因素G_i-p及对应的权重W_i-p，可以基于实际情况来确定封装测试时可能会对MCM可靠性造成影响的项目因素，并结合实际情况确定该项目因素的权重。在本发明的一个具体示例中，封装测试能力对MCM可靠性的影响因素G_i-p及对应的权重W_i-p的设定可以是如下表13所示。在表13中，序号表示影响因素的项数。

表13

上述设计系数π_设计，是指产品设计对产品可靠性的影响。在确定设计系数π_设计时，可以综合考虑在设计时可能会对产品的可靠性造成影响的各项影响因素。基于不同的考虑因素，所考虑到的可能会对可靠性造成影响的项数可能会有所区别。在本发明的一个具体示例中，考虑到设计时可能会对可靠性造成影响的61项影响因素，通过下式（17）确定上述设计系数π_设计：

式中，G_i-d表示与设计有关的可能会对可靠性造成影响的第i项问题项，W_i-d表示第i项设计问题项G_i-d的权重。

上述与设计有关的问题项G_i-d及对应的权重W_i-d，可以基于实际情况来确定设计时可能会对MCM可靠性造成影响的项目因素，并综合实际情况确定该项目因素的权重。在本发明的一个具体示例中，对与设计有关的问题项G_i-d及对应的权重W_i-d的设定可以是如下表14所示。在表14中，序号表示影响因素的项数。

表14

如上表所示，假设MCM的设计考虑了可测试性设计，则需要对可测试性设计的影响因素记性考虑，即上述第60项的可测试性设计的影响因素G_i-d＝1，其对应的权重W_i-d＝2。若没有考虑可测试性设计，则无需对可测试性设计的影响因素进行考虑，即上述第60项的可测试性设计的影响因素G_i-d=0，其对应的权重W_i-d=2。

上述质量控制系数π_质量控制，表示过程控制对产品可靠性的影响。在确定质量控制系数π_质量控制时，可以综合考虑在过程控制时可能会对产品的可靠性造成影响的各项影响因素。基于不同的考虑因素，所考虑到的可能会对可靠性造成影响的项数可能会有所区别。在本发明的一个具体示例中，考虑到过程控制时可能会对可靠性造成影响的66项影响因素，通过下式（18）确定上述质量控制系数π_质量控制：

式（18）中，G_i-Q表示与质量控制有关的第i项问题项，W_i-Q表示第i项问题项G_i-Q的权重。

上述与质量控制有关的问题项G_i-Q及对应的权重G_i-Q，可以基于实际情况来确定设计时可能会对MCM可靠性造成影响的与质量控制有关的项目因素，并综合实际情况确定该项目因素的权重。在本发明的一个具体示例中，对与质量控制有关的问题项G_i-Q及对应的权重G_i-Q的设定可以是如下表15所示。表15中，序号表示影响因素的项数。

表15

上述环境系数π_环境，表示不同环境应力对组件失效率的影响。在对环境系数π_环境进行设定时，可以综合考虑各种实际工程及使用情况，通过统计分析或者其他手段来确定不同环境下的相应的环境系数π_环境。在本发明方案的一个具体示例中，对环境系数π_环境的设定可如下表16所示。

表16

上述本发明的多芯片组件的可靠性预测方法，较真实地反映了国内MCM产品的可靠性水平。且是通过数学模型λ_P=[(λ_基板+λ_{外贴元器件})*π_组装+λ_互连+λ_封装]*π_设计*π_质量控制*π_环境定量地描述MCM与产品设计、质量控制、产品结构、使用环境等主要因素的关系，考虑了不同基板层数、外贴元器件种类数量、封装类型、测试能力等引起的可靠性差别，基本上覆盖了当前国内常用的MCM产品的类型，为确定装备可靠性指标、开展可靠性预计提供了依据，也为确定MCM-C产品可靠性指标、开展新一代武器电子装备的可靠性评估和预计提供了依据。此外，由于模型结构简洁，具有很好的适用性和实用性。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (8)

1.一种多芯片组件的可靠性预测方法，其特征在于，包括步骤：

获取基板失效率λ_基板、外贴元器件失效率λ_{外贴元器件}、互连失效率λ_互连、封装失效率λ_封装以及组装系数π_组装、设计系数π_设计、质量控制系数π_质量控制、环境系数π_环境；

根据所述基板失效率λ_基板、外贴元器件失效率λ_{外贴元器件}、互连失效率λ_互连、封装失效率λ_封装以及组装系数π_组装、设计系数π_设计、质量控制系数π_质量控制、环境系数π_环境确定多芯片组件的可靠性预计失效率λ_P。

2.根据权利要求1所述的多芯片组件的可靠性预测方法，其特征在于，采用下式确定所述多芯片组件的可靠性预计失效率λ_P：

λ_P=[(λ_基板+λ_{外贴元器件})*π_组装+λ_互连+λ_封装]*π_设计*π_质量控制*π_环境。

3.根据权利要求1或2所述的多芯片组件的可靠性预测方法，其特征在于，获取所述基板失效率λ_基板的方式包括：

测量基板的实际面积S；

根据基板的层数确定基板层数系数π_层数；

根据基板的单层通孔数确定基板的通孔系数π_通孔数；

根据基板的材料确定基板的材料系数π_材料；

根据基板制作工艺的工艺成熟度确定基板的工艺成熟度系数π_{工艺成熟度}；

根据对基板进行测试的测试情况确定基板测试系数π_测试-s；

根据所述实际面积S、层数系数π_层数、通孔系数π_通孔数、材料系数π_材料、工艺成熟度系数π_{工艺成熟度}、测试系数π_测试-s，采用下式确定所述基板失效率λ_基板：

λ_基板=λ_b-sS·π_层数π_通孔数π_材料π_{工艺成熟度}π_测试-s

λ_b-s表示基板单位面积的基本失效率。

4.根据权利要求3所述的多芯片组件的可靠性预测方法，其特征在于，所述测试系数π_测试-s通过下式确定：

式中，G_i-s表示测试能力对基板可靠性造成影响的第i项影响因素，W_i-s表示第i项影响因素G_i-s的权重，P_s表示基板的测试合格率。

5.根据权利要求3所述的多芯片组件的可靠性预测方法，其特征在于：

当基板的层数分别为5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20层时，对应的基板层数系数π_层数分别为：0.92、0.928、0.936、0.944、0.952、0.960、0.968、0.976、0.984、0.992、1、1.008、1.016、1.024、1.032、1.04；

当基板的单层通孔数分别为8000、8500、9000个时，对应的基板的通孔系数π_通孔数分别为0.96、1、1.04。

6.根据权利要求1或2所述的多芯片组件的可靠性预测方法，其特征在于，获取所述外贴元器件失效率λ_{外贴元器件}的方式包括：

确定半导体分立器件的半导体分立器件失效率λ_{半导体分立器件}；

确定单片集成电路的集成电路失效率λ_集成电路；

确定无源元件的无源元件失效率λ_无源元件；

确定淀积电阻的淀积电阻失效率λ_淀积电阻；

对所述半导体分立器件失效率λ_{半导体分立器件}、集成电路失效率λ_集成电路、无源元件失效率λ_无源元件、淀积电阻失效率λ_淀积电阻进行求和获得所述外贴元器件失效率λ_{外贴元器件}。

7.根据权利要求6所述的多芯片组件的可靠性预测方法，其特征在于，包括下述各项中的任意一项或者任意组合：

通过式λ_{半导体分立器件}=∑λ_b-d π_测试-dic确定所述半导体分立器件失效率λ_{半导体分立器件}，其中，

λ_b-d表示半导体分立器件基本失效率，π_测试-dic表示半导体分立器件入所检验评价测试系数，G_i-dic表示产品入所检验的测试能力对半导体分立器件可靠性造成影响的第i项影响因素，W_i-dic表示与第i项影响因素G_i-dic的权重，P_ds表示半导体分立器件入所检验的测试合格率；

通过式λ_集成电路=∑λ_b-icπ_测试-dic确定所述集成电路失效率λ_集成电路，其中，

λ_b-ic表示集成电路基本失效率，π_测试-dic表示集成电路入所检验评价测试系数，G_i-dic表示集成电路入所检验的测试能力对集成电路可靠性造成影响的第i项影响因素，W_i-dic表示第i项影响因素G_i-dic的权重，P_ic表示集成电路入所检验的测试合格率；

通过式λ_无源元件=（∑λ_R+∑λ_C）π_测试-e确定所述无源元件失效率λ_无源元件，其中，

λ_R表示外贴电阻预计失效率，λ_C表示外贴电容预计失效率，π_测试-e表示无源元件入所检验评价测试系数，G_i-e表示无源元件入所检验的测试能力对无源元件可靠性造成影响的第i项影响因素，W_i-e表示第i项影响因素G_i-e的权重，P_e表示无源元件入所检验的测试合格率；

通过式λ_淀积电阻=R_mλ_薄膜+R_eλ_厚膜确定所述淀积电阻失效率λ_淀积电阻，其中，λ_薄膜表示薄膜电阻失效率，R_m表示薄膜电阻的个数，λ_厚膜表示厚膜电阻失效率，R_e表示厚膜电阻的个数。

8.根据权利要求1或2所述的多芯片组件的可靠性预测方法，其特征在于，包括下述各项中的任意一项或者任意组合：

通过式

确定所述组装系数π_组装，其中，G_i-a表示与组装工艺影响有关第i项问题项，W_i-a表示第i项问题项G_i-a的权重分数；

通过式λ_互连=λ_bNπ_焊线材料π_测试-i确定所述互连失效率λ_互连，其中，

λ_b表示单根焊线基本失效率，N表示焊线数目，π_焊线材料表示焊线材料系数，π_测试-i表示互连测试系数,G_i-i表示互连测试能力对MCM可靠性造成影响的第i项的影响因素，W_i-i表示第i项影响因素G_i-i的权重，P_i表示互连通断的测试合格率；

通过式λ_封装=λ_b-pπ_测试-p确定所述封装失效率λ_封装，其中，

λ_b-p表示封装基本失效率，π_测试-p表示封装测试系数，G_i-p表示封装测试能力对MCM可靠性造成影响的第i项影响因素，W_i-p表示第i项影响因素G_i-p的权重，P_p表示封装的测试合格率；

通过式

确定所述设计系数π_设计，其中，G_i-d表示与设计有关的对可靠性造成影响的第i项问题项，W_i-d表示第i项问题项G_i-d的权重；

通过式

确定所述质量控制系数π_质量控制，其中，G_i-Q与质量控制有关的第i项问题项，W_i-Q表示第i项问题项G_i-Q的权重。

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