CN102812433A - 支持四进制加法器的查找表结构 - Google Patents

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Abstract

一种具有多个查找表的查找表结构被配置成包括四进制加法器。在具体示例中，包括可分割查找表(LUT)的自适应逻辑模块(ALM)被配置成包括四进制(4-1)加法器。在一些示例中，仅需XOR门、AND门、两个单比特2-1复用器和对支持三进制(3-1)加法器的LUT结构的少量连通性改变以支持4-1加法器。仍然使用原有信号流来支持二进制(2-1)加法器和三进制加法器，因为可以容易复用出三进制加法器特征。

Description

支持四进制加法器的查找表结构
相关申请数据
本申请要求对出于所有目的通过引用将全部公开内容结合于此的，于2010年3月25日提交的，针对LOOK UP TABLESTRUCTURE SUPPORTING QUATERNARY ADDERS的第12/732,104号美国专利申请(代理律师案号：ALTRP267/A03418)的优先权。
技术领域
本公开内容涉及一种支持四进制加法器的查找表结构。
背景技术
可编程芯片(比如可编程逻辑器件(PLD)、复杂PLD(CPLD)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场PLA(FPLA)、可擦除PLD(EPLD)和现场可编程门阵列(FPGA))提供包括设计灵活性和可再配置性的多种益处。一些固定集成电路(包括专用集成电路(ASIC))也可以包括可编程元件。可编程芯片包括可以配置成对多个输入变量执行逻辑函数的查找表(LUT)(比如自适应LUT(ALUT))、逻辑阵列块(LAB)、逻辑单元或者可配置逻辑块(CLB)。
在可编程芯片上包括用于比查找表允许的效率更高地执行频繁执行的运算的逻辑有时是有益的。本发明的技术和机制提供一种允许在可编程芯片上高效实施四进制加法器的查找表结构。
附图说明
可以通过参照与图示本发明具体实施例的附图结合的下文描述最好地理解公开内容。
图1图示了三进制加法器的一个示例。
图2A-图2B图示了三进制加法和相关联的比特位置。
图3图示了四进制加法器的一个示例。
图4A-图4B图示了四进制加法和相关联的比特位置。
图5图示了四进制加法器框图。
图6图示了使用3:2压缩器的四进制加法器。
图7图示了四进制加法器的另一示例。
图8A-图8B图示了查找表结构。
图9图示了查找表的一个示例。
图10图示了具有四进制加法器的查找表的一个示例。
图11图示了用于实施根据各种实施例的器件的技术。
图12图示了可以用来实施各种实施例的系统的示例。
具体实施方式
现在将具体参照本发明的一些具体示例(包括发明人设想的用于实现本发明的最佳模式)。在附图中图示了这些具体实施例的示例。尽管结合这些具体实施例描述本发明，但是将理解，并非旨在于使本发明限于描述的实施例。恰好相反，旨在于覆盖如可以在如由所附权利要求限定的本发明的精神实质和范围内包括的备选、修改和等效实施例。
例如，将在特定查找表(比如在自适应逻辑模块(ALM)中的查找表)的上下文中描述本发明的技术。然而，应当注意，本发明的技术可以应用于许多不同查找表架构。在下文描述中，阐述诸多具体细节以便提供对本发明的透彻理解。没有这些具体细节中的一些或者所有具体细节仍可实践本发明。在其它实例中，尚未具体描述公知处理操作以免不必要地模糊本发明。
有时将以单数形式描述本发明的各种技术和机制以求清楚。然而，应当注意，一些实施例除非另行指出否则包括技术的多次迭代或者机制的多次实例化。例如，在多种上下文中使用一个处理器。然而，将理解，除非另行指出否则也可以使用多个处理器而又仍在本发明的范围内。另外，本发明的技术和机制将有时描述两个实体为连接。应当注意，在两个实体之间的连接未必意味着直接无阻碍连接，因为各种其它实体可以驻留于两个实体之间。例如，处理器可以连接到存储器，但是将理解，各种桥接器和控制器可以驻留于处理器与存储器之间。因而，连接除非另行指出否则未必意味着直接无阻碍连接。
概述
具有多个查找表的查找表结构被配置成包括四进制加法器。在特定示例中，包括可分割查找表(LUT)的自适应逻辑模块(ALM)被配置成包括四进制(4-1)加法器。在一些示例中，仅需XOR门、AND门、两个单比特2-1复用器和对支持三进制(3-1)加法器的LUT结构的少量连通性改变以支持4-1加法器。仍然使用原有信号流来支持二进制(2-1)和三进制加法器，因为可以容易复用出三进制加法器特征。
示例实施例
在可编程芯片上的查找表提供包括设计灵活性和可再配置性的广泛益处。然而，在可编程芯片上包括硬编码元件(比如加法器和复用器)以及提高性能和效率也可以是有益的。根据各种实施例，可以使用添加有最少逻辑的LUT结构来高效地包括四进制(4-1)加法器。在特定实施例中，在已经支持三进制(3-1)加法器的LUT中包括XOR门、AND门和两个单比特2-1复用器以允许LUT结构也支持4-1加法器。
图1图示了使用ALM实施的三进制加法器的一个示例。根据各种实施例，可以在具有四个查找表的ALM中包括三进制加法器。三进制加法器支持三个同时输入的加法。三进制加法器实施为跟随有行波(ripple)进位加法器的3-2压缩器。3-2压缩器的两个输出是进位比特107以及求和比特。加法器的输入生成求和比特105。求和以及进位矢量需要由进位传播加法器(在这一情况下为LAB中的嵌入式行波进位加法器)相加。求和比特是使用查找表103确定的三个输入的XOR。进位比特是使用查找表101确定的三个比特的多数解码。如果在三个输入比特中存在少于两个‘1’比特则进位比特为‘0’。
图2A图示了压缩和加法运算。存在三个数A、B、C，每个数具有分别四个比特A1、A2、A3、A4、B1、B2、B3、B4、C1、C2、C3、C4。数字表示比特位置(等级)。求和以及进位矢量命名为SM和CY，这些矢量分别具有比特SM1、SM2、SM3、SM4、CY1、CY2、CY3和CY4。最终结果是具有比特Y1、Y2、Y3、Y4和Y5的Y。
图2B图示了相同三进制加法，但是以实际数为例。输入数是十进制的11、7和10或者二进制的1011、0111和1010。求和矢量产生0110而进位矢量产生1011。如预计的那样，结果是二进制的11100或者十进制的28。
三进制结果是对加法器树的实现方式的显著增强。例如，如果使用二进制加法器树将64个数相加，则将存在6级加法器共计为63个加法器。在三进制树中，这将减少至共计有32个个别加法器的5级加法器。对于四进制树，这将仅需共计有21个加法器的3级加法器。根据各种实施例，三进制加法器树是二进制加法器树的1/2大小和2/3延时。四进制加法器是二进制加法器的1/3大小和1/2延时。四进制加法器无需与二进制加法器或者三进制加法器一样多的逻辑级。在特定实施例中，四进制加法器允许多个输入在相同时钟周期期间的更多同时处理。
图3图示了扩展LUT结构以支持四进制加法器。根据各种实施例，LUT结构使用AML的一半中包括的ALUT。向支持三进制加法器的LUT结构添加单个XOR门303和单个2输入复用器301。使用ALM中的三个LUT 305、307和309。在特定实施例中，附加支持逻辑包括向XOR门303的“littlecarryin”输入305，该输入在未使用四进制模式时将与0相与。“littlecarryin”信号305是三个独立输入的与用于三进制情况的“carryout”信号相同的多数函数。求和函数的第一部分现在需要四个独立输入。虽然每个LUT支持四个逻辑输入的函数，但是在现有架构中的接线和复用器模式可能不支持一些模式并且可能需要附加输入复用。
图4A示出了用于四进制加法的压缩和加法运算。根据各种实施例，存在四个输入数A、B、C和D，输入数分别具有比特A1、A2、A3、A4、B1、B2、B3、B4、C1、C2、C3、C4、D1、D2、D3和D4。前三个输入将由3-2压缩器压缩成求和以及进位矢量SMA和CYA。SMA和CYA分别具有比特SMA1、SMA2、SMA3、SMA4、CYA1、CYA2、CYA3和CYA4。继而，用D输入进一步压缩结果以生成分别具有比特SMB1、SMB2、SMB3、SMB4、CYB1、CYB2、CYB3和CYB4的求和以及进位矢量SMB和CMB。进位传播最终结果是具有比特Y1、Y2、Y3、Y4和Y5的Y。
图4B图示了相同四进制加法，但是以实际数为例。输入数是十进制的3、7、9和10以及二进制的0011、0111、1001和1101。SMA和CYA矢量在3-2压缩期间产生1101和0011。用值1010进一步压缩结果以产生SMB和CYB矢量0001和1110。如预计的那样，结果Y是二进制11101或者十进制29。
虽然可以使用LUT结构中的四个LUT中的仅三个LUT实施四进制加法器，但是也可以使用所有四个LUT。图5示出了使用所有四个3-1输入函数511、513、515和517以实施4-2压缩器。虽然仍然需要XOR门503，但是不再需要向三进制加法器结构添加的2-1复用器。虽然使用所有四个LUT，但是向查找表中复用的地址将效率低于图3中的使用三个LUT的结构。
图6和图7指示如何实现从图5变换成更可实施的图3。当前列SMA、先前列CYA和当前列D的多数解码器可以替换为如图8A和图8B中所示的由当前列SMB控制的在先前列CYA与当前列D之间的二进制选择(2-1复用器701)。
图9图示了支持三进制加法器的ALM的一个示例。图10图示了支持四进制加法器的ALM的一个示例。在特定实施例中，每个ALM包括四个3LUT。根据各种实施例，组成ALUT(半个ALM)的每个3LUT具有3个独立输入，但是这些输入中的两个输入与ALM中的另一ALUT相同。需要两个2-1复用器以将ALUT寻址改变成真实3个独立输入。在3LUT之后的包括XOR门1003和1013的其它门如上文描述的那样。CYA信号(little cout)是3LUT的结果，并且AND门1009和1019用来控制向下一ALUT转发CYA信号。应当注意，具有真实独立输入的一些LUT结构无需附加复用器。
使用复用器1005或者1015从向ALUT和先前ALUT的级联输出信号中的外部输入信号之一选择四进制级联输出信号。另一2-1复用器1007或者1017在四进制级联输出与由3LUT之一生成的三进制级联输出之间选择。
图11是示出了具有查找表结构(该结构包括四进制加法器解码器)的电子器件的实现方式的图解表示。虽然本发明的技术和机制可以实施于各种器件上，但是应用在可编程逻辑的背景中特别有用。输入级1101通常从用户接收用于逻辑(比如处理器芯)以及将在电子器件上实施的其它部件的选择信息。在一个示例中，接收的输入是以高级语言程序的形式。生成器程序1105创建逻辑描述1103并且将逻辑描述与其它定制逻辑一起提供给各种合成工具、布局和布线程序以及逻辑配置工具中的任何工具以允许在电子器件上实施逻辑描述。
在一个示例中，输入级1101经常允许选择和参数化将在电子器件上使用的部件。输入级1101也允许配置可变或者固定延时支持。在一些示例中，向输入级提供的部件包括知识产权功能、宏功能和知识产权芯。输入级1101可以是用于允许高效或者方便录入信息的使用向导的图形用户接口。输入级也可以是用于获取选择信息的文本接口或者读取数据文件(比如电子数据表、数据库表或者语义)的程序。输入级1101产生包含关于所选各种模块的信息的输出。
在典型实现方式中，生成器程序1105可以标识选择并且生成具有用于实施各种模块的信息的逻辑描述。生成器程序1105可以是根据用户录入的模块信息创建HDL文件(比如Verilog、Abel、VHDL和AHDL文件)的Perl脚本。生成器程序1105也向综合工具1107提供信息以允许自动综合HDL文件。在一些示例中，逻辑描述由设计者直接提供。在用户选择的各种部件之间的挂钩(hookup)也由生成器程序互连。一些可用综合工具是可从Wilsonville，Oregon的Mentor Graphics Corporation获得的Leonardo Spectrum和可从Sunnyvale，California的Synplicity Corporation获得的Synplify。HDL文件可以包含仅可由综合工具读取的技术专属代码。在这一点也可以向仿真工具1109传递HDL文件。
如本领域技术人员将理解的那样，输入级1101、生成器程序1105和综合工具1107可以是单独程序。在单独程序之间的接口可以是数据库文件、日志或者简单地是在程序之间传递的消息。例如，输入级1101可以向生成器程序1105直接发送消息以允许生成器程序创建逻辑描述而不是向储存器写入文件。类似地，生成器程序可以向综合工具直接提供信息而不是写入HDL文件。类似地，输入级1101、生成器程序1105和综合工具1107可以集成在单个程序中。
用户可以选择各种模块，并且集成程序继而可以取得用户选择并且以综合网表的形式输出逻辑描述而无中间文件。任何用于描绘将在电子器件上实施的逻辑的机制这里将称为逻辑描述。根据各种实施例，逻辑描述是HDL文件(比如VHDL、Abel、AHDL或者Verilog文件)。逻辑描述可以是在用户选择部件和参数到最终配置器件之间的各种处理级中。根据其它实施例，逻辑描述是综合网表(比如电子设计交换格式输入文件(EDF文件))。EDF文件是综合工具1107可以输出的综合网表文件的一个示例。
综合工具1107可以取得HDL文件并且输出EDF文件。用于综合的工具允许在电子器件上实施逻辑设计。一些可用综合工具是可从Wilsonville，Oregon的Mentor Graphics Corporation获得的Leonardo Spectrum和可从Sunnyvale，California的SynplicityCorporation获得的Synplify。本领域技术人员将理解各种综合网表格式。
验证级1113通常跟随综合级1107。验证级校验设计的准确性以保证中间或者最终设计实现预计要求。验证级通常包括仿真工具和时序分析工具。用于仿真的工具允许应用输入和观测输出而无需实施物理器件。仿真工具向设计者提供用于设计的功能和时序验证的成本有效和高效机制。功能验证涉及到电路的与时序考虑独立的逻辑运算。忽略比如门延迟之类的参数。
时序验证涉及到分析设计的具有时序延迟的运算。确认针对依序器件(比如触发器)的设置、保持和其它时序要求。一些可用仿真工具包括可从Sunnyvale，California的Synopsys Corporation获得的Synopsys VCS、VSS和Scirocco以及可从San Jose，California的Cadence Design Systems获得的Cadence NC-Verilog和NC-VHDL。在验证级1113之后，可以向包括布局和布线以及配置工具的物理设计工具1119提供综合网表文件。布局和布线工具通常根据为了实施电子设计而需要的逻辑将逻辑单元定位于目标硬件器件的具体逻辑元件上并且在各种逻辑元件的输入和输出之间连接接线。也可以在1123物理测试器件。
对于可编程逻辑器件，可编程逻辑配置级可以取得布局和布线工具的输出以利用用户选择和参数化的模块对逻辑器件编程。根据各种实施例，在可从San Jose，California的Altera Corporation获得的Quartus Development Tool中提供布局和布线工具以及逻辑配置级。如本领域技术人员将理解的那样，可以使用本发明的各种技术来测试各种综合、布局和布线以及可编程逻辑配置工具。
如上文所言，可以用各种方式集成不同级和程序。根据一个实施例，输入级1101、生成器程序1105、综合工具1107、验证工具1113和物理设计工具1119集成在单个程序中。各种级自动运行并且对于用户而言透明。程序可以接收用户选择的模块、生成逻辑描述(该逻辑描述描绘用于实施各种所选模块的逻辑)并且实施电子器件。如本领域技术人员将理解的那样，HDL文件和EDF文件仅为逻辑描述的示例。其它文件格式以及内部程序表示是逻辑描述的其它示例。
图12是示出了可以用来实施可编程芯片(该芯片具有支持四进制加法器的查找表结构)的典型计算机系统的图解表示。计算机系统1200包括耦合到设备(包括存储器1206(通常为随机存取存储器或者“RAM”)、存储器1204(通常为只读存储器或者“ROM”))的任何数目的处理器1202(也称为中央处理单元或者CPU)。处理器1202可以被配置成生成电子设计。如本领域中众所周知的，存储器1204作用于向CPU单向传送数据和指令，而存储器1206通常用来以双向方式传送数据和指令。
这两个存储器设备可以包括上文描述的计算机可读介质中的任何适当类型的计算机可读介质。大容量存储设备1208也双向耦合到CPU 1202并且提供附加数据存储容量而且可以包括上文描述的计算机可读介质中的任何计算机可读介质。大容量存储设备1208可以用来存储程序、数据等并且通常是比存储器更慢的次级存储介质(比如硬盘)。大容量存储设备1208可以用来保持预封装逻辑或者知识产权功能的库或者数据库以及关于生成特定配置的信息。将理解可以在适当情况下用标准方式并入大容量存储设备1208内保持的信息作为存储器1206的部分(作为虚拟存储器)。具体大容量存储设备(比如CD-ROM 1214)也可以向CPU单向传递数据。
CPU 1202也耦合到包括一个或者多个输入/输出设备(比如视频监视器、跟踪球、鼠标、键盘、麦克风、触敏显示器、换能器读卡器、磁或者纸带读取器、写字板、触笔、语音或者笔迹识别器或者其它公知输入设备(当然比如其它计算机))的接口1210。CPU 1202可以是设计工具处理器。最后，CPU 1202可选地可以使用如在1212大体上所示的网络连接耦合到计算机或者电信网络。利用这样的网络连接，设想CPU在执行上文描述的过程步骤的过程中可以从网络接收信息或者可以向网络输出信息。应当注意，系统1200也可以与用于向可编程芯片上传送完成的设计的设备相关联。上文描述的设备和材料将为计算机硬件和软件领域技术人员所熟悉。
虽然上文为了方便而以单数描述许多部件和过程，但是本领域技术人员将理解多个部件和重复过程也可以用来实践本发明的技术。
尽管已经参照本发明的具体实施例具体示出和描述了本发明，但是本领域技术人员将理解可以进行对公开的实施例在形式和细节上的改变而不脱离本发明的精神实质或者范围。例如，本发明的实施例可以与多种主控和从属部件一起运用而不应限于上文提到的部件。因此，旨在于将本发明解释为包括落入本发明的真实精神实质和范围内的所有变化和等效实施例。

Claims (21)

1.一种器件，包括：
多个逻辑模块，包括第一逻辑模块和第二逻辑模块，所述第一逻辑模块包括：第一查找表，配置成接收第一输入比特、第二输入比特和第三输入比特并且输出第一进位比特；第二查找表，配置成接收所述第一输入比特、所述第二输入比特和所述第三输入比特并且输出第一求和比特，其中所述第一查找表和所述第二查找表驻留于相同逻辑级上；
异或(XOR)电路，配置成接收第四输入比特和所述第一求和比特以允许生成用于所述第一输入比特、所述第二输入比特、所述第三输入比特和所述第四输入比特的四进制加法的结果比特。
2.根据权利要求1所述的器件，其中所述第一逻辑模块还包括：第三查找表，配置成接收所述第一求和比特、所述第四输入比特和前级第一进位比特以生成第二进位比特。
3.根据权利要求2所述的器件，其中XOR电路是第四查找表，所述第四查找表被配置成接收所述第一求和比特、所述第四输入比特和前级第一进位比特以用于与前级第二进位比特组合以生成用于所述第一输入比特、所述第二输入比特、所述第三输入比特和所述第四输入比特的加法的结果比特。
4.根据权利要求2所述的器件，其中所述第一逻辑第一查找表、所述第二查找表和所述第三查找表驻留于自适应逻辑模块中。
5.根据权利要求1所述的器件，还包括：复用器，配置成接收所述第四输入比特和前级第一进位比特以选择第二进位比特。
6.根据权利要求5所述的器件，其中XOR电路包括两个XOR门，第一XOR门被配置成接收所述第四输入比特和所述第一求和比特以生成用于控制所述复用器的选择比特。
7.根据权利要求6所述的器件，其中第二XOR门被配置成接收所述前级第一进位比特和所述选择比特以生成第二求和比特。
8.根据权利要求7所述的器件，其中所述第二求和比特与所述前级第二进位比特组合以生成用于所述第一输入比特、所述第二输入比特、所述第三输入比特和所述第四输入比特的加法的结果比特。
9.根据权利要求8所述的器件，其中所述第二求和比特与所述前级第二进位比特和前级行波进位比特组合以生成行波进位比特。
10.根据权利要求1所述的器件，其中器件是可编程芯片。
11.一种包括四进制加法器的查找表(LUT)结构，所述LUT结构包括：
第一查找表，配置成接收第一输入比特、第二输入比特和第三输入比特并且输出第一进位比特；
第二查找表，配置成接收所述第一输入比特、所述第二输入比特和所述第三输入比特并且在与输出所述第一进位比特相同的时钟周期中输出第一求和比特；
异或(XOR)电路，配置成接收第四输入比特和所述第一求和比特以允许生成用于所述第一输入比特、所述第二输入比特、所述第三输入比特和所述第四输入比特的加法的结果比特。
12.根据权利要求11所述的查找表(LUT)结构，还包括：第三查找表，配置成接收所述第一求和比特、所述第四输入比特和前级第一进位比特以生成第二进位比特。
13.根据权利要求12所述的查找表(LUT)结构，其中XOR电路是第四查找表，所述第四查找表被配置成接收所述第一求和比特、所述第四输入比特和前级第一进位比特以用于与前级第二进位比特组合以生成用于所述第一输入比特、所述第二输入比特、所述第三输入比特和所述第四输入比特的加法的结果比特。
14.根据权利要求12所述的查找表(LUT)结构，其中所述第一查找表、所述第二查找表和所述第三查找表驻留于相同逻辑级上。
15.根据权利要求11所述的查找表(LUT)结构，还包括：复用器，配置成接收所述第四输入比特和前级第一进位比特以选择第二进位比特。
16.根据权利要求15所述的查找表(LUT)结构，其中XOR电路包括两个XOR门，第一XOR门被配置成接收所述第四输入比特和所述第一求和比特以生成用于控制所述复用器的选择比特。
17.根据权利要求16所述的查找表(LUT)结构，其中第二XOR门被配置成接收所述前级第一进位比特和所述选择比特以生成第二求和比特。
18.根据权利要求17所述的查找表(LUT)结构，其中所述第二求和比特与所述前级第二进位比特组合以生成用于所述第一输入比特、所述第二输入比特、所述第三输入比特和所述第四输入比特的加法的结果比特。
19.根据权利要求18所述的查找表(LUT)结构，其中所述第二求和比特与所述前级第二进位比特和前级行波进位比特组合以生成行波进位比特。
20.根据权利要求11所述的查找表(LUT)结构，其中所述查找表结构使用自适应逻辑模块实施于可编程芯片上。
21.一种器件，包括
第一查找表装置，配置成接收第一输入比特、第二输入比特和第三输入比特并且输出第一进位比特；
第二查找表装置，配置成接收所述第一输入比特、所述第二输入比特和所述第三输入比特并且在与输出所述第一进位比特相同的时钟周期中输出第一求和比特；
异或(XOR)装置，配置成接收第四输入比特和所述第一求和比特以允许生成用于所述第一输入比特、所述第二输入比特、所述第三输入比特和所述第四输入比特的加法的结果比特。
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