CN102799410A - 基于李氏制约竞争计数编码的异步fifo地址转换电路 - Google Patents

Abstract

本发明公开了一种基于李氏制约竞争计数编码的异步FIFO地址转换电路，包括基于李氏编码的写逻辑电路、基于李氏编码的读逻辑电路、写地址至读时钟域逻辑电路和读地址至写时钟域逻辑电路。本发明所设计的基于李氏制约竞争计数编码的异步FIFO地址转换电路能够使用李氏制约竞争计数码对深度为16的异步FIFO进行地址转换及管理，简化地址产生电路并提高异步FIFO的可靠性。

Description

基于李氏制约竞争计数编码的异步FIFO地址转换电路

技术领域

本发明涉及微电子技术领域，特别是设计一种基于李氏制约竞争计数编码的异步FIFO地址转换电路。

背景技术

在通讯处理系统中，经常需要进行不同时钟域之间的数据传输。如果是多比特数据的传输，为了保证异步时钟域之间传输时的数据完整性，一种通用的方法是使用异步FIFO，如图1所示，数据在写时钟域中进入缓存，在读时钟域中被读出，为了保证数据缓存的同时写入和读出时数据的一致和完整，在写逻辑和读逻辑中分别对写地址和读地址的相对位置进行逻辑比较，从而判断出缓存的状态（读空或写满）。

由于读时钟的异步，读和写的地址指针需要分别进行时钟域穿越。读地址和写地址的宽度都是多个比特，所以直接的时钟穿越不能解决问题。为此，一种通用的做法是在穿越前（源时钟域内）将二进制地址转换成格雷码（Gray Code）,利用格雷码的特性（相邻数字只相差一个比特）进行时钟穿越，在穿越（目标时钟域）后再转换成原来的二进制代码进行比较。李氏编码同格雷码一样，相邻编码间每次只有一位数据发生变化，从而从根本上消除了电路的竞争冒险现象。由于格雷码不是一种权重码，在用于计数时很不方便，没有规律性，即缺乏特征序列，李码本身即为制约竞争计数码且产生便捷，因此用于对异步FIFO进行地址管理比格雷码更有应用价值。李氏编码与BCD码的比较如下表所示：

表1 李氏编码与BCD码的比较

16进制数	李氏编码	BCD码
				B3B2B1B0	B3B2B1B0
0	0000	0000
			1	0001	0001
2	1001	0010
			3	1011	0011
4	0011	0100
			5	0111	0101
6	0101	0110
			7	1101	0111
8	1111	1000
			9	1110	1001
A	0110	1010
			B	0100	1011
C	1100	1100
			D	1000	1101
E	1010	1110
			F	0010	1111

图2为基于李氏制约竞争计数编码的异步FIFO地址转换电路示意图。如图2所示：基于李氏编码读逻辑中生成的读地址（李氏编码），无需任何处理即可从读时钟域穿越到写时钟域，在写逻辑中，将该读地址（李氏编码）转换为二进制读地址，并通过对读地址和写地址（二进制）进行比较来确定缓存是否为满；写地址的穿越类似，不在赘述。

发明内容

本发明所要解决的技术问题是提供一种能够使用李氏制约竞争计数码对深度为16的异步FIFO进行地址转换及管理，简化地址产生电路并提高异步FIFO的可靠性的基于李氏制约竞争计数编码的异步FIFO地址转换电路。

本发明为解决上述技术问题采用以下技术方案：本发明设计了一种基于李氏制约竞争计数编码的异步FIFO地址转换电路，包括基于李氏编码的写逻辑电路、基于李氏编码的读逻辑电路、写地址至读时钟域逻辑电路和读地址至写时钟域逻辑电路，所述基于李氏编码的写逻辑电路包括异步FIFO写地址产生电路、第一李氏编码转BCD码电路及第一读写地址比较逻辑电路，所述基于李氏编码的读逻辑电路包括异步FIFO读地址产生电路、第二李氏编码转BCD码电路及第二读写地址比较逻辑电路，其中：

所述异步FIFO写地址产生电路产生写地址，通过写地址至读时钟域逻辑电路将写地址同步到读时钟域，并传输至基于李氏编码的读逻辑电路中的第二李氏编码转BCD码电路及读写地址比较逻辑电路，产生读空信号；

所述异步FIFO读地址产生电路产生读地址，通过读地址至写时钟域逻辑电路将读地址同步到写时钟域，并传输至基于李氏编码的写逻辑电路中的第一李氏编码转BCD码电路及读写地址比较逻辑电路，产生写满信号。

作为本发明的一种优化结构：所述异步FIFO写地址产生电路包含第一反相反相8位循环移位寄存器、第二反相反相8位循环移位寄存器、第一5位写地址锁存器、第一初始化预置开关、第二初始化预置开关、第一倒相器、第二倒相器、第三倒相器、第四倒相器、第五倒相器、第六倒相器、第一与门、第二与门和第一异或门，其中：

第一反相8位循环移位寄存器的最高位和最低位通过第一倒相器首尾相接，第二反相8位循环移位寄存器的最高位和最低位通过第二倒相器首尾相接；

第二与门的输出端分别接第一反相8位循环移位寄存器和第二反相8位循环移位寄存器的CLK移位控制端口；

所述第一反相8位循环移位寄存器被第一初始化预置开关预置为固定的特征序列01111111，所述第二反相8位循环移位寄存器被第二初始化预置开关预置为固定的特征序列00011100；

第一反相8位循环移位寄存器的并行输出最高端通过第一倒相器接其串行输入端，第二反相8位循环移位寄存器的并行输出最高端通过第二倒相器接其串行输入端；

第二反相8位循环移位寄存器并行输出的由低到高的第4位通过第四倒相器和第一5位写地址锁存器的第四输入端连接，第一反相8位循环移位寄存器并行输出的由低位到高位的第4位通过第三倒相器和第一5位写地址锁存器的第三输入端连接，第二反相8位循环移位寄存器的最低位和第一5位写地址锁存器的第二输入端连接，第一反相8位循环移位寄存器的最低位和第一5位写地址锁存器的第一输入端连接；

第二反相8位循环移位寄存器并行输出的第4位连接第一与门的第二输入端，第一反相8位循环移位寄存器并行输出的第4位连接第一与门的第三输入端，第二反相8位循环移位寄存器的最低位连接第一与门的第一输出端，第一反相8位循环移位寄存器的最低位通过第五倒相器连接第一与门的第四输出端，第一与门的输出端连接第一异或门的第一输入端，第一5位写地址锁存器的输出端连接第一异或门的第二输入端，第一异或门的输出端连接第一5位写地址锁存器的第五输入端。

作为本发明的一种优化结构：所述异步FIFO读地址产生电路包含第三反相8位循环移位寄存器、第四反相8位循环移位寄存器、第二5位读地址锁存器、第三初始化预置开关、第四初始化预置开关、第七倒相器、第八倒相器、第九倒相器、第十倒相器、第十一倒相器、第十二倒相器、第三与门、第四与门和第二异或门，其中：

所述第三反相8位循环移位寄存器的最高位和最低位通过第七倒相器首尾相接，第四反相8位循环移位寄存器的最高位和最低位通过第八倒相器首尾相接；

第四与门分别连接第三反相8位循环移位寄存器和第四反相8位循环移位寄存器的CLK移位控制端口；

所述第三反相8位循环移位寄存器被第三初始化预置开关预置为固定的特征序列01111111，所述第四反相8位循环移位寄存器被第四初始化预置开关预置为固定的特征序列00011100；

第三反相8位循环移位寄存器的并行输出最高端通过第七倒相器接其串行输入端，第四反相8位循环移位寄存器的并行输出最高端通过第八倒相器接其串行输入端；

第四反相8位循环移位寄存器并行输出的由低到高的第4位通过第十倒相器和第二5位读地址锁存器的第四输入端连接，第三反相8位循环移位寄存器并行输出的由低位到高位的第4位通过第九倒相器和第二5位读地址锁存器的第三输入端连接；

第四反相8位循环移位寄存器并行输出的最低位和第二5位读地址锁存器的第二输入端连接，第三反相8位循环移位寄存器并行输出的最低位和第二5位读地址锁存器的第一输入端连接；

第四反相8位循环移位寄存器并行输出的第4位连接第三与门的第二输出端，第三反相8位循环移位寄存器并行输出的第4位通过第十一倒相器连接第三与门的第三输出端，第四反相8位循环移位寄存器并行输出的第0位连接第三与门的第一输出端、第三反相8位循环移位寄存器并行输出的第0位通过第十一倒相器和第三与门的第四输入端相接，第三与门的输出端连接第二异或门的第一输入端，第二5位读地址锁存器的输出端连接第二异或门的第二输入端，第二异或门的输出端连接第二5位读地址锁存器的第五输入端。

作为本发明的一种优化结构：所述第一李氏编码转BCD码电路包含第一输入寄存器、第一输出寄存器和第一译码逻辑电路，所述第二李氏编码转BCD码电路包含第二输入寄存器、第二输出寄存器和第二译码逻辑电路，其中：

所述第一输入寄存器的输入端用于输入待转换的李氏编码，并经同步时钟信号同步后输入第一译码逻辑电路；第一译码逻辑电路将前述经同步的李氏编码进行译码后送入第一输出寄存器；

所述第一输出寄存器还连接有同步时钟信号，并在其控制下输出BCD码；所述第一输出寄存器还连接有能够使电路复位的复位信号；

所述第二输入寄存器的输入端用于输入待转换的李氏编码，并经同步时钟信号同步后输入第二译码逻辑电路；第二译码逻辑电路将前述经同步的李氏编码进行译码后送入第二输出寄存器；

所述第二输出寄存器还连接有同步时钟信号，并在其控制下输出BCD码；所述第二输出寄存器还连接有能够使电路复位的复位信号。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

1.本发明所设计的基于李氏制约竞争计数编码的异步FIFO地址转换电路读（写）逻辑根据读（写）脉冲直接产生基于李氏编码的读（写）地址，李氏编码由于其适合计数的编码结构而便于地址管理，且相对于格雷码有产生便捷的特点；

2.本发明所设计的基于李氏制约竞争计数编码的异步FIFO地址转换电路产生的读（写）地址无需码制转换便可直接穿越时钟域，比传统的地址转换方法节省资源。

附图说明

图1是异步FIFO地址转换电路的示意图；

图2是本发明的基于李氏制约竞争计数编码的异步FIFO地址转换电路示意图；

图3是本发明中写地址产生电路原理框图；

图4是本发明中写地址产生电路的数码电路图；

图5是本发明中读地址产生电路原理框图；

图6是本发明中读地址产生电路的数码电路图；

图7是本发明中李氏编码转BCD码电路的原理框图；

图8是李氏编码转BCD码电路译码电路的门级实现方式的电路图。

具体实施方式

下面结合附图对本发明的技术方案做进一步的详细说明：

如图2所示，本发明设计了一种基于李氏制约竞争计数编码的异步FIFO地址转换电路，包括基于李氏编码的写逻辑电路、基于李氏编码的读逻辑电路、写地址至读时钟域逻辑电路和读地址至写时钟域逻辑电路，所述基于李氏编码的写逻辑电路包括异步FIFO写地址产生电路、第一李氏编码转BCD码电路及第一读写地址比较逻辑电路，所述基于李氏编码的读逻辑电路包括异步FIFO读地址产生电路、第二李氏编码转BCD码电路及第二读写地址比较逻辑电路，其中：

所述异步FIFO写地址产生电路产生写地址，通过写地址至读时钟域逻辑电路将写地址同步到读时钟域，并传输至基于李氏编码的读逻辑电路中的第二李氏编码转BCD码电路及读写地址比较逻辑电路，产生读空信号；

所述异步FIFO读地址产生电路产生读地址，通过读地址至写时钟域逻辑电路将读地址同步到写时钟域，并传输至基于李氏编码的写逻辑电路中的第一李氏编码转BCD码电路及读写地址比较逻辑电路，产生写满信号。

如图3所示，作为本发明的一种优化结构：所述异步FIFO写地址产生电路包含第一反相反相8位循环移位寄存器A1、第二反相反相8位循环移位寄存器B1、第一5位写地址锁存器C1、第一初始化预置开关D1、第二初始化预置开关E1、第一倒相器F1、第二倒相器G1、第三倒相器H1、第四倒相器I1、第五倒相器J1、第六倒相器M1、第一与门K1、第二与门N1和第一异或门L1，其中：

第一反相8位循环移位寄存器A1的最高位和最低位通过第一倒相器F1首尾相接，第二反相8位循环移位寄存器B1的最高位和最低位通过第二倒相器G1首尾相接；

第二与门N1的输出端分别接第一反相8位循环移位寄存器A1和第二反相8位循环移位寄存器B1的CLK移位控制端口；

所述第一反相8位循环移位寄存器A1被第一初始化预置开关D1预置为固定的特征序列01111111，所述第二反相8位循环移位寄存器B1被第二初始化预置开关E1预置为固定的特征序列00011100；

第一反相8位循环移位寄存器A1的并行输出最高端通过第一倒相器F1接其串行输入端，第二反相8位循环移位寄存器B1的并行输出最高端通过第二倒相器G1接其串行输入端；

第二反相8位循环移位寄存器B1并行输出的由低到高的第4位通过第四倒相器I1和第一5位写地址锁存器C1的第四输入端连接，第一反相8位循环移位寄存器A1并行输出的由低位到高位的第4位通过第三倒相器H1和第一5位写地址锁存器C1的第三输入端连接，第二反相8位循环移位寄存器B1的最低位和第一5位写地址锁存器C1的第二输入端连接，第一反相8位循环移位寄存器A1的最低位和第一5位写地址锁存器C1的第一输入端连接；

第二反相8位循环移位寄存器B1并行输出的第4位连接第一与门K1的第二输入端，第一反相8位循环移位寄存器A1并行输出的第4位连接第一与门K1的第三输入端，第二反相8位循环移位寄存器B1的最低位连接第一与门K1的第一输出端，第一反相8位循环移位寄存器A1的最低位通过第五倒相器J1连接第一与门K1的第四输出端，第一与门K1的输出端连接第一异或门L1的第一输入端，第一5位写地址锁存器C1的输出端连接第一异或门L1的第二输入端，第一异或门L1的输出端连接第一5位写地址锁存器C1的第五输入端。

如图4所示，本发明的工作原理为：复位后，移位寄存器A1的串行输入端A0通过特征序列初始化预置开关D1的一端将特征序列的反序列11111110逐个串行输入8位移位寄存器A1，将其数据预置为特征序列01111111，移位寄存器B1的串行输入端A0通过特征序列初始化预置开关E1的一端将特征序列的反序列00111000逐个串行输入8位移位寄存器B1，将其数据预置为特征序列00011100，特征序列的顺序为从低位0到高位7的排列，此时写地址锁存器C1并行输出的低4位为{B[4]取反、A[4]取反、B[0]、A[0]}＝0000，写地址锁存器C1的2Q3输出端被复位为0，则写地址锁存器输出5位写地址0_0000。本发明通过将移位寄存器循环左移实现计数，即对地址的管理。移位寄存器A1、B1被开关预置后，当第一个写脉冲出现时，移位寄存器A1的8位数据反相循环左移一次，变为11111111，移位寄存器B1的8位数据反相循环左移一次，变为00111001，此时写地址锁存器C1并行输出的低4位为0001，写地址锁存器C1的2Q3输出端输出为0，则写地址锁存器输出5位写地址0_0001；当第二个写脉冲出现时，移位寄存器A1的8位数据循环左移一次，变为 11111110，移位寄存器B1的8位数据循环左移一次，变为01110011，此时写地址锁存器C1并行输出的低4位为1001，写地址锁存器C1的2Q3输出端输出为0，则写地址锁存器输出5位写地址0_1001；当第三个写脉冲出现时时，移位寄存器A1的8位数据循环左移一次，变为11111100，移位寄存器B1的8位数据循环左移一次，变为11100111，此时写地址锁存器C1并行输出的低4位为1011，写地址锁存器C1的2Q3输出端输出为0，则写地址锁存器输出5位写地址0_1011；……依此进行下去，直到第15个写脉冲出现时，移位寄存器A1的8位数据循环左移一次，变为00111111，移位寄存器B1的8位数据循环左移一次，变为10001110，此时写地址锁存器C1并行输出的低4位为0010，写地址锁存器C1的2Q3输出端输出为0，则写地址锁存器输出5位写地址0_0010；当第16个写脉冲出现时，移位寄存器A1的8位数据循环左移一次，变为01111111，移位寄存器B1的8位数据循环左移一次，变为00011100，这和初始被预置开关预置的特征序列完全相同，所以此时写地址锁存器C1并行输出的低4位为0000，写地址锁存器C1的2Q3输出端输出为1，则写地址锁存器输出5位写地址1_0000。至此，移位寄存器A1、B1的移位计数重新开始，而产生的5位基于李氏编码的写地址的最高位（进位标志）更新为1。直至第32个写脉冲出现时，进位标志重新变为0，此后产生的写地址则为上述过程的重复（见表2）。

如图5所示，作为本发明的一种优化结构：所述异步FIFO读地址产生电路包含第三反相8位循环移位寄存器A2、第四反相8位循环移位寄存器B2、第二5位读地址锁存器C2、第三初始化预置开关D2、第四初始化预置开关E2、第七倒相器F2、第八倒相器G2、第九倒相器H2、第十倒相器I2、第十一倒相器J2、第十二倒相器M2、第三与门K2、第四与门N2和第二异或门L2，其中：

所述第三反相8位循环移位寄存器A2的最高位和最低位通过第七倒相器F2首尾相接，第四反相8位循环移位寄存器B2的最高位和最低位通过第八倒相器G2首尾相接；

第四与门N2分别连接第三反相8位循环移位寄存器A2和第四反相8位循环移位寄存器B2的CLK移位控制端口；

所述第三反相8位循环移位寄存器A2被第三初始化预置开关D2预置为固定的特征序列01111111，所述第四反相8位循环移位寄存器B2被第四初始化预置开关E2预置为固定的特征序列00011100；

第三反相8位循环移位寄存器A2的并行输出最高端通过第七倒相器F2接其串行输入端，第四反相8位循环移位寄存器B2的并行输出最高端通过第八倒相器G2接其串行输入端；

第四反相8位循环移位寄存器B2并行输出的由低到高的第4位通过第十倒相器I2和第二5位读地址锁存器C2的第四输入端连接，第三反相8位循环移位寄存器A2并行输出的由低位到高位的第4位通过第九倒相器H2和第二5位读地址锁存器C2的第三输入端连接；

第四反相8位循环移位寄存器B2并行输出的最低位和第二5位读地址锁存器C2的第二输入端连接，第三反相8位循环移位寄存器A2并行输出的最低位和第二5位读地址锁存器C2的第一输入端连接；

第四反相8位循环移位寄存器B2并行输出的第4位连接第三与门K2的第二输出端，第三反相8位循环移位寄存器A2并行输出的第4位通过第十一倒相器J2连接第三与门K2的第三输出端，第四反相8位循环移位寄存器B2并行输出的第0位连接第三与门K2的第一输出端、第三反相8位循环移位寄存器A2并行输出的第0位通过第十一倒相器J2和第三与门K2的第四输入端相接，第三与门K2的输出端连接第二异或门L2的第一输入端，第二5位读地址锁存器C2的输出端连接第二异或门L2的第二输入端，第二异或门L2的输出端连接第二5位读地址锁存器C2的第五输入端。

如图6所示，本发明所设计的读地址产生电路的实施方式与写地址产生电路相似，不再赘述。

如图7所示，本发明所设计的李氏编码转BCD码电路包括输入寄存器、输出寄存器和译码逻辑电路，复位控制信号为异步控制且为低电平有效，即复位信号为低电平时，输出立即复位为BCD[3:0]=0000。输入寄存器和输出寄存器都由4个D触发器组成，由同步时钟上升沿触发。如图8所示，BCD码的第3位输出B3为8个输入信号相或的输出，而这8个输入信号又是4位李氏编码位间相与的结果。同样可知，B2为4个输入信号相或的输出，而这4个输入信号又是4位李氏编码位间相与的结果；B1为4个输入信号相或的输出，而这4个输入信号又是4位李氏编码位间相与的结果。B0为4个输入信号相或的输出，而这4个输入信号又是4位李氏编码位间相与的结果。

如图8所示，为李氏编码转BCD码电路译码电路的门级实现方式的电路图。

本发明所设计的李氏编码转BCD码电路的工作原理为：复位后，李氏编码转BCD码电路的输出为0000。当复位信号无效时，在写（读）时钟的上升沿，输入的4位李氏编码被存入输入寄存器，然后进入译码逻辑电路译码，译码结果存入输出寄存器，然后输出4位BCD码。当该电路用于读逻辑，则用于将5位写地址/读地址（李氏编码）的低4位转为BCD码。当输入的写地址为1_1010，该电路在读时钟的上升沿采样输入的4位李氏编码1010，将之存入输入寄存器，经过译码电路及输出寄存器，输出4位BCD码1110（见表1）。在读逻辑中，将经过码制转换后的写地址1_1110（二进制）与经过码制转换后的读地址进行比较，便可产生读空信号；在写逻辑中，产生写满信号的原理与上述产生读空信号的原理相似，不再赘述。

Claims (4)

1.一种基于李氏制约竞争计数编码的异步FIFO地址转换电路，其特征在于：包括基于李氏编码的写逻辑电路、基于李氏编码的读逻辑电路、写地址至读时钟域逻辑电路和读地址至写时钟域逻辑电路，所述基于李氏编码的写逻辑电路包括异步FIFO写地址产生电路、第一李氏编码转BCD码电路及第一读写地址比较逻辑电路，所述基于李氏编码的读逻辑电路包括异步FIFO读地址产生电路、第二李氏编码转BCD码电路及第二读写地址比较逻辑电路，其中：

所述异步FIFO写地址产生电路产生写地址，通过写地址至读时钟域逻辑电路将写地址同步到读时钟域，并传输至基于李氏编码的读逻辑电路中的第二李氏编码转BCD码电路及读写地址比较逻辑电路，产生读空信号；

所述异步FIFO读地址产生电路产生读地址，通过读地址至写时钟域逻辑电路将读地址同步到写时钟域，并传输至基于李氏编码的写逻辑电路中的第一李氏编码转BCD码电路及读写地址比较逻辑电路，产生写满信号。

2.根据权利要求1所述的基于李氏制约竞争计数编码的异步FIFO地址转换电路，其特征在于，所述异步FIFO写地址产生电路包含第一反相反相8位循环移位寄存器、第二反相反相8位循环移位寄存器、第一5位写地址锁存器、第一初始化预置开关、第二初始化预置开关、第一倒相器、第二倒相器、第三倒相器、第四倒相器、第五倒相器、第六倒相器、第一与门、第二与门和第一异或门，其中：

第一反相8位循环移位寄存器的最高位和最低位通过第一倒相器首尾相接，第二反相8位循环移位寄存器的最高位和最低位通过第二倒相器首尾相接；

第二与门的输出端分别接第一反相8位循环移位寄存器和第二反相8位循环移位寄存器的CLK移位控制端口；

所述第一反相8位循环移位寄存器被第一初始化预置开关预置为固定的特征序列01111111，所述第二反相8位循环移位寄存器被第二初始化预置开关预置为固定的特征序列00011100；

第一反相8位循环移位寄存器的并行输出最高端通过第一倒相器接其串行输入端，第二反相8位循环移位寄存器的并行输出最高端通过第二倒相器接其串行输入端；

第二反相8位循环移位寄存器并行输出的由低到高的第4位通过第四倒相器和第一5位写地址锁存器的第四输入端连接，第一反相8位循环移位寄存器并行输出的由低位到高位的第4位通过第三倒相器和第一5位写地址锁存器的第三输入端连接，第二反相8位循环移位寄存器的最低位和第一5位写地址锁存器的第二输入端连接，第一反相8位循环移位寄存器的最低位和第一5位写地址锁存器的第一输入端连接；

第二反相8位循环移位寄存器并行输出的第4位连接第一与门的第二输入端，第一反相8位循环移位寄存器并行输出的第4位连接第一与门的第三输入端，第二反相8位循环移位寄存器的最低位连接第一与门的第一输出端，第一反相8位循环移位寄存器的最低位通过第五倒相器连接第一与门的第四输出端，第一与门的输出端连接第一异或门的第一输入端，第一5位写地址锁存器的输出端连接第一异或门的第二输入端，第一异或门的输出端连接第一5位写地址锁存器的第五输入端。

3.根据权利要求1所述的基于李氏制约竞争计数编码的异步FIFO地址转换电路，其特征在于，所述异步FIFO读地址产生电路包含第三反相8位循环移位寄存器、第四反相8位循环移位寄存器、第二5位读地址锁存器、第三初始化预置开关、第四初始化预置开关、第七倒相器、第八倒相器、第九倒相器、第十倒相器、第十一倒相器、第十二倒相器、第三与门、第四与门和第二异或门，其中：

所述第三反相8位循环移位寄存器的最高位和最低位通过第七倒相器首尾相接，第四反相8位循环移位寄存器的最高位和最低位通过第八倒相器首尾相接；

第四与门分别连接第三反相8位循环移位寄存器和第四反相8位循环移位寄存器的CLK移位控制端口；

所述第三反相8位循环移位寄存器被第三初始化预置开关预置为固定的特征序列01111111，所述第四反相8位循环移位寄存器被第四初始化预置开关预置为固定的特征序列00011100；

第三反相8位循环移位寄存器的并行输出最高端通过第七倒相器接其串行输入端，第四反相8位循环移位寄存器的并行输出最高端通过第八倒相器接其串行输入端；

第四反相8位循环移位寄存器并行输出的由低到高的第4位通过第十倒相器和第二5位读地址锁存器的第四输入端连接，第三反相8位循环移位寄存器并行输出的由低位到高位的第4位通过第九倒相器和第二5位读地址锁存器的第三输入端连接；

第四反相8位循环移位寄存器并行输出的最低位和第二5位读地址锁存器的第二输入端连接，第三反相8位循环移位寄存器并行输出的最低位和第二5位读地址锁存器的第一输入端连接；

第四反相8位循环移位寄存器并行输出的第4位连接第三与门的第二输出端，第三反相8位循环移位寄存器并行输出的第4位通过第十一倒相器连接第三与门的第三输出端，第四反相8位循环移位寄存器并行输出的第0位连接第三与门的第一输出端、第三反相8位循环移位寄存器并行输出的第0位通过第十一倒相器和第三与门的第四输入端相接，第三与门的输出端连接第二异或门的第一输入端，第二5位读地址锁存器的输出端连接第二异或门的第二输入端，第二异或门的输出端连接第二5位读地址锁存器的第五输入端。

4.根据权利要求1所述的基于李氏制约竞争计数编码的异步FIFO地址转换电路，其特征在于：所述第一李氏编码转BCD码电路包含第一输入寄存器、第一输出寄存器和第一译码逻辑电路，所述第二李氏编码转BCD码电路包含第二输入寄存器、第二输出寄存器和第二译码逻辑电路，其中：

所述第一输入寄存器的输入端用于输入待转换的李氏编码，并经同步时钟信号同步后输入第一译码逻辑电路；第一译码逻辑电路将前述经同步的李氏编码进行译码后送入第一输出寄存器；

所述第一输出寄存器还连接有同步时钟信号，并在其控制下输出BCD码；所述第一输出寄存器还连接有能够使电路复位的复位信号；

所述第二输入寄存器的输入端用于输入待转换的李氏编码，并经同步时钟信号同步后输入第二译码逻辑电路；第二译码逻辑电路将前述经同步的李氏编码进行译码后送入第二输出寄存器；

所述第二输出寄存器还连接有同步时钟信号，并在其控制下输出BCD码；所述第二输出寄存器还连接有能够使电路复位的复位信号。

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