CN102763087B - Cpu间互联容错的实现方法及系统 - Google Patents

Cpu间互联容错的实现方法及系统 Download PDF

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Abstract

一种CPU间互联容错的实现方法，包括：第一FPGA的第一SerDes接口模块和第二FPGA的第二SerDes接口模块中均增设有传输链路连接状态信息和链路控制信号的数据通道；控制逻辑模块监测对端FPGA与相应CPU之间传输链路连接的状态，并控制本端FPGA与相应CPU之间传输链路连接的状态；当第一CPU和第二CPU之间实现互联的任意连接链路发生故障，则与该故障链路连接的FPGA通过自身增设的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态；当故障链路恢复正常状态时，各FPGA分别启用各自连接的各条正常状态的链路，进行第一CPU和第二CPU之间实现互联的各条链路的连接。

Description

CPU间互联容错的实现方法及系统
技术领域
本发明涉及通信技术领域，尤其涉及一种CPU间互联容错的实现方法及系统。
背景技术
现有技术中，实现CPU之间互联的方案有如下两种：
一种实现方案为，IBM公司PCB(Printed Circuit Board，印制电路板)全直连的方式实现各CPU之间的互连。每个IBM的Power CPU自带7个高速互连接口，可同时与7个Power CPU互连。8个Power CPU通过全直连方式可组成8P系统。但因Power CPU集成了NC(Node control节点控制器)的功能，所以成本较高。受Power CPU互连接口数量限制，由Power CPU组成的CPU系统可扩展性差，灵活度低；
另一种实现方案为，HP公司采用NC节点控制器和switch模块实现CPU之间的互连，整个互连架构的系统复杂。该方案在整个系统中增加了2个芯片，分别实现NC节点控制和switch模块功能。因为该方案采用switch模块进行NC间数据交换，每个switch模块需要进行跳点判断，增加了数据传输的延时，系统性能较低，成本较高。
因此，目前的CPU互连方案，可扩展性差，数据传输延时较长，系统性能低下；此外，在实现CPU互联的各条链路中，任何一条链路出现错误都可能导致所涉及的CPU之间互联发生异常，而对于CPU间互联容错的解决方案，并未存在相关现有技术。
发明内容
本发明为解决背景技术中存在的上述技术问题，而提出一种CPU间互联容错的实现方法及系统，能够提高CPU间互连的扩展性，实现CPU间互连容错。
本发明的技术解决方案是：
本发明实施例提供一种CPU间互联容错的实现方法，所述方法包括：
第一CPU连接第一现场可编程门阵列FPGA的第一快速通道互联QPI接口模块、第二CPU连接第二FPGA的第二QPI接口模块，第一FPGA的第一串解串SerDes接口模块连接第二FPGA的第二SerDes接口模块、并通过第一控制逻辑模块连接第一QPI接口模块，第二FPGA的第二SerDes接口模块通过第二控制逻辑模块与第二QPI接口模块相连，以实现所述第一CPU和第二CPU之间的互联；其中，所述第一SerDes接口模块和第二SerDes接口模块中包括原有数据通道和新增数据通道，所述原有数据通道用于所述第一CPU和第二CPU之间的数据传输，所述新增数据通道用于传输链路连接状态信息和链路控制信号；所述第一FPGA和第二FPGA中在相应QPI接口模块和SerDes接口模块之间的控制逻辑模块，用于监测对端FPGA与相应CPU之间传输链路连接的状态，并控制本端FPGA与相应CPU之间传输链路连接的状态；
当所述第一CPU和第二CPU之间实现互联的任意连接链路发生故障，则与该故障链路连接的FPGA中的控制逻辑模块通过所述新增的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态；
当故障链路恢复正常状态时，各FPGA中的控制逻辑模块分别启用各自连接的各条正常状态的链路，进行所述第一CPU和第二CPU之间实现互联的各条链路的连接。
一种CPU间互联容错的实现系统，所述系统包括：至少第一CPU、第二CPU、第一FPGA和第二FPGA；第一CPU连接第一FPGA的第一QPI接口模块、第二CPU连接第二FPGA的第二QPI接口模块，第一FPGA的第一SerDes接口模块连接第二FPGA的第二SerDes接口模块、并通过第一控制逻辑模块连接第一QPI接口模块，第二FPGA的第二SerDes接口模块通过第二控制逻辑模块与第二QPI接口模块相连，以实现所述第一CPU和第二CPU之间的互联；其中，所述第一SerDes接口模块和第二SerDes接口模块中包括原有数据通道和新增数据通道，所述原有数据通道用于所述第一CPU和第二CPU之间的数据传输，所述新增数据通道用于传输链路连接状态信息和链路控制信号；所述第一FPGA和第二FPGA中在相应QPI接口模块和SerDes接口模块之间的控制逻辑模块，用于监测对端FPGA与相应CPU之间传输链路连接的状态，并控制本端FPGA与相应CPU之间传输链路连接的状态；
当所述第一CPU和第二CPU之间实现互联的任意连接链路发生故障，则与该故障链路连接的FPGA中的控制逻辑模块通过所述新增的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态；当故障链路恢复正常状态时，各FPGA中的控制逻辑模块分别启用各自连接的各条正常状态的链路，进行所述第一CPU和第二CPU之间实现互联的各条链路的连接。
本发明实施例中，通过为CPU设置FPGA，基于FPGA的透传功能，通过FPGA之间的连接实现CPU之间的互联，在内部互联的CPU增加或减少时，可通过增加或减少专用FPGA的个数来实现。因此，能够提高CPU间互连的扩展性；并且，通过在FPGA上增设数据通道，当互联的CPU之间的任意连接链路发生故障，通过该数据通道传输CPU互联各链路的连接状态信息和链路控制信号，实现CPU间互连容错。
附图说明
图1为本发明实施例提供的实现CPU之间互联的FPGA的结构示意图；
图2为利用图1中FPGA实现CPU互联的结构示意图；
图3为图2中的互联架构所涉及的链路连接示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
首先，参见图1所示，为本发明实施例中实现CPU之间互联的FPGA的结构示意图。该FPGA(Field－Programmable Gate Array，现场可编程门阵列)设置有QPI(Quick Path Interconnect，快速通道互联)接口模块11和SerDes(Serial Deserial，串解串)接口模块12，FPGA的QPI接口模块11与CPU的QPI接口连接，负责完成与CPU之间高速数据的传输；在QPI接口模块和SerDes接口模块之间还设置有控制逻辑模块13，SerDes接口模块12与控制逻辑模块13连接，并与另一个FPGA上设置的SerDes接口模块12通过高速线缆(CXP Cable)进行连接。
图2所示为利用上述FPGA实现CPU互联的结构示意图。
为了描述方便，以两个CPU进行互联为例进行说明，并将互联的两个CPU分别命名为第一CPU(CPU0)和第二CPU(CPU1)，第一CPU和第二CPU分别连接有FPGA，即第一FPGA(FPGA0)和第二FPGA(FPGA1)。
在第一CPU和第二CPU之间互联的各链路处于正常状态下，FPGA上的QPI接口模块11可以将CPU发送的串行QPI数据转换成并行QPI数据。由于QPI接口模块将CPU发送的串行QPI数据转换成并行QPI数据，降低了QPI数据的频率，以适应FPGA内部的数据处理频率。
而通过FPGA上的SerDes接口模块12，可以将从QPI接口模块11接收到的并行QPI数据转换成高速串行SerDes数据，并通过另一个FPGA上设置的SerDes接口模块12发送至对端CPU，并接收对端FPGA上的SerDes接口模块发送的高速串行SerDes数据，并将接收到的高速串行SerDes数据转换成并行QPI数据，发送至自身连接的CPU。
由于SerDes接口模块将不支持长距离电缆互连和拓扑的DC特性的QPI数据，转换成AC特性的SerDes接口，从而可以支持长距离高速度电缆互连和拓扑，实现了板间的处理器高速互连。本发明实施例中，在SerDes接口模块中原有数据通道的基础之上，增设至少一条数据通道，与原有数据通道不同的是，该增设的数据通道并不用于互联的CPU之间数据的传输，而是用于FPGA之间传输互联各链路的连接状态信息和链路控制信号。
此外，FPGA中在QPI接口模块和SerDes接口模块之间设置有控制逻辑模块，用于监测对端FPGA与相应CPU之间传输链路连接的状态，并控制本端FPGA与相应CPU之间传输链路连接的状态。
相应上述互联架构，本发明实施例提供一种CPU间互联容错的实现方法实施例。
具体实施时，第一CPU连接第一FPGA(FPGA0)的第一QPI接口模块、第二CPU连接第二FPGA(FPGA1)的第二QPI接口模块，第一FPGA的第一SerDes接口模块连接第二FPGA的第二SerDes接口模块、并通过第一控制逻辑模块连接第一QPI接口模块，第二FPGA的第二SerDes接口模块通过第二控制逻辑模块与第二QPI接口模块相连，以实现所述第一CPU和第二CPU之间的互联；其中，所述第一SerDes接口模块中增设有传输链路连接状态信息和链路控制信号的第一数据通道，所述第二SerDes接口模块中增设有传输链路连接状态信息和链路控制信号的第二数据通道；所述第一FPGA和第二FPGA中在相应QPI接口模块和SerDes接口模块之间的控制逻辑模块，用于监测对端FPGA与相应CPU之间传输链路连接的状态，并控制本端FPGA与相应CPU之间传输链路连接的状态；
由此，本发明实施例中的互联架构涉及CPU0与FPGA0之间的QPI链路、FPGA0和FPGA1之间的高速SerDes链路以及FPGA1与CPU1之间的QPI链路，上述3条链路中的任何一条链路发生故障，都会导致CPU0和CPU1之间出现互联异常；
本发明实施例中，当所述第一CPU和第二CPU之间实现互联的任意连接链路发生故障，则与该故障链路连接的FPGA通过自身增设的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态；
当故障链路恢复正常状态时，各FPGA分别启用各自连接的各条正常状态的链路，进行所述第一CPU和第二CPU之间实现互联的各条链路的连接。
本发明实施例中，通过为CPU设置FPGA，基于FPGA的透传功能，通过FPGA之间的连接实现CPU之间的互联，在内部互联的CPU增加或减少时，可通过增加或减少专用FPGA的个数来实现。因此，能够提高CPU间互连的扩展性；并且，通过在FPGA上增设数据通道，当互联的CPU之间的任意连接链路发生故障，通过该数据通道传输CPU互联各链路的连接状态信息和链路控制信号，实现CPU间互连容错。
为了便于对本发明实施例技术方案的充分理解，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。
如图3所示，为本发明实施例中的互联架构所涉及的链路连接示意图。相应的链路包括：CPU0与FPGA0之间的QPI链路(简称为A链路)、FPGA0和FPGA1之间的高速SerDes链路(简称为B链路)以及FPGA1与CPU1之间的QPI链路(简称为C链路)，A、B、C链路都有可能出现工作异常的故障状态，因此，本发明实施例中的容错方案即解决在A、B、C任意一条链路上出现的异常状态。
实施例一
当所述第一FPGA或第二FPGA中的控制逻辑模块监测到所述第一SerDes接口模块和第二SerDes接口模块之间的B链路发生故障时，所述第一FPGA和第二FPGA中的控制逻辑模块通过各自增设的数据通道向B链路发送链路控制信号以恢复B链路的正常状态；
同时，所述第一FPGA中的第一控制逻辑模块通过第一SerDes接口模块中增设的数据通道控制所述第一QPI接口模块与第一CPU之间的A链路保持在复位状态，所述第二FPGA中的第二控制逻辑模块通过第二SerDes接口模块中增设的数据通道控制所述第二QPI接口模块与第二CPU之间的C链路保持在复位状态，以等待B链路的成功建立，直至当所述B链路恢复正常时，所述第一控制逻辑模块通过所述第一SerDes接口模块中增设的数据通道控制所述A链路的连接；同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中增设的数据通道控制所述C链路的连接。
具体实施时，当B链路成功建立之后，第一FPGA控制A链路的QPI初始化流程，同时，第二FPGA控制C链路的QPI初始化流程，从而实现A、C链路的连接。
当A、B、C三条链路均建立完成之后，第一CPU和第二CPU便可以开始正常的链路通信，从而完成第一CPU和第二CPU之间的互联。
实施例二
当所述第一控制逻辑模块监测到A链路发生故障、且第二控制逻辑模块监测到C链路发生故障时，所述第一控制逻辑模块将所述A链路的故障信息通过所述第一SerDes接口模块中增设的数据通道发送至所述第二FPGA；同时，所述第二控制逻辑模块将所述C链路的故障信息通过所述第二SerDes接口模块中增设的数据通道发送至所述第一FPGA；即，第一FPGA和第二FPGA通过各自增设的数据通道进行本端QPI链路状态的交互；
所述第一FPGA和第二FPGA中首先接收到连接链路的故障信息的一方的控制逻辑模块，通过自身增设的数据通道向连接相应CPU的连接链路发送链路控制信号以恢复该连接链路的正常状态；并通过自身增设的数据通道向对端FPGA发送链路控制信号，以控制对端FPGA的控制逻辑模块发起自身对应的连接链路的恢复操作。
第一FPGA和第二FPGA通过相互交换链路控制操作信号，使得A、C链路分别进入初始化流程，完成A、C链路的重新建立。
实施例三
当A、B链路发生故障，C链路正常时，所述第一控制逻辑模块能够监测到上述异常链路，从而通过所述第一SerDes接口模块中增设的数据通道控制所述A路保持在复位状态；同时，所述第二控制逻辑模块能够监测到B链路异常，从而，所述第二控制逻辑模块通过所述第二SerDes接口模块中增设的数据通道控制所述C链路保持在复位状态，等待B链路的重新建立；
此外，所述第一控制逻辑模块和第二控制逻辑模块通过各自增设的数据通道向B链路发送链路控制信号以恢复B链路的正常状态；直至当B链路恢复正常时，所述第一控制逻辑模块通过所述第一SerDes接口模块中增设的数据通道控制A链路的连接，同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中增设的数据通道控制C链路的连接。
本发明实施例以A、B链路发生故障，C链路正常为例进行说明，当B、C链路发生故障，A链路正常时，第一CPU和第二CPU之间的互联容错方案与该实施例相似。
实施例四
当A链路发生故障，B、C链路正常时，所述第一控制逻辑模块将A链路的故障信息通过所述第一SerDes接口模块中增设的数据通道发送至所述第二FPGA，并向所述第二FPGA发送链路控制信号，使得所述第二控制逻辑模块通过所述第二SerDes接口模块中增设的数据通道控制C链路处于复位状态；
所述第一控制逻辑模块继续通过所述第一SerDes接口模块中增设的数据通道向所述第二FPGA发送链路控制信号，使得所述第一控制逻辑模块通过所述第一SerDes接口模块中增设的数据通道控制A链路的连接，同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中增设的数据通道控制C链路的连接，从而实现A链路的重新建立。
本发明实施例以A链路发生故障，B、C链路正常为例进行说明，当C链路发生故障，A、B链路正常时，第一CPU和第二CPU之间的互联容错方案与该实施例相似。
通过上述各实施例可见，基于FPGA的透传功能，通过高速线缆连接实现板间CPU之间的互联架构中，采用本发明实施例的容错解决方案可以很好的解决互联CPU间互联链路可能出现的故障状态，使得故障链路及时恢复正常状态，使互连CPU之间保持稳定的工作状态。
相应地，本发明实施例还提供了一种CPU间互联容错的实现系统，所述系统包括：至少第一CPU、第二CPU、第一FPGA和第二FPGA；第一CPU连接第一FPGA的第一QPI接口模块、第二CPU连接第二FPGA的第二QPI接口模块，第一FPGA的第一SerDes接口模块连接第二FPGA的第二SerDes接口模块、并通过第一控制逻辑模块连接第一QPI接口模块，第二FPGA的第二SerDes接口模块通过第二控制逻辑模块与第二QPI接口模块相连，以实现所述第一CPU和第二CPU之间的互联；其中，所述第一SerDes接口模块和第二SerDes接口模块中均增设有传输链路连接状态信息和链路控制信号的数据通道；所述第一FPGA和第二FPGA中在相应QPI接口模块和SerDes接口模块之间的控制逻辑模块，用于监测对端FPGA与相应CPU之间传输链路连接的状态，并控制本端FPGA与相应CPU之间传输链路连接的状态；
当所述第一CPU和第二CPU之间实现互联的任意连接链路发生故障，则与该故障链路连接的FPGA通过自身增设的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态；当故障链路恢复正常状态时，各FPGA分别启用各自连接的各条正常状态的链路，进行所述第一CPU和第二CPU之间实现互联的各条链路的连接。
上述系统实施例中，通过为CPU设置FPGA，基于FPGA的透传功能，通过FPGA之间的连接实现CPU之间的互联，在内部互联的CPU增加或减少时，可通过增加或减少专用FPGA的个数来实现。因此，能够提高CPU间互连的扩展性；并且，通过在FPGA上增设数据通道，当互联的CPU之间的任意连接链路发生故障，通过该数据通道传输CPU互联各链路的连接状态信息和链路控制信号，实现CPU间互连容错。
具体实施过程中，当所述第一FPGA和/或第二FPGA中的控制逻辑模块监测到所述第一SerDes接口模块和第二SerDes接口模块之间的第二连接链路发生故障时，所述第一FPGA和第二FPGA中的控制逻辑模块用于，通过各自增设的数据通道向第二连接链路发送链路控制信号以恢复第二连接链路的正常状态；同时，所述第一FPGA中的第一控制逻辑模块通过第一SerDes接口模块中增设的数据通道控制所述第一QPI接口模块与第一CPU之间的第一连接链路保持在复位状态，所述第二FPGA中的第二控制逻辑模块通过第二SerDes接口模块中增设的数据通道控制所述第二QPI接口模块与第二CPU之间的第三连接链路保持在复位状态，直至当所述第二连接链路恢复正常时，所述第一控制逻辑模块通过所述第一SerDes接口模块中增设的数据通道控制所述第一连接链路的连接；同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中增设的数据通道控制所述第三连接链路的连接。
当所述第一控制逻辑模块监测到第一连接链路发生故障、且第二控制逻辑模块监测到第三连接链路发生故障时，所述第一控制逻辑模块用于，将所述第一连接链路的故障信息通过所述第一SerDes接口模块中增设的数据通道发送至所述第二FPGA；同时，所述第二控制逻辑模块将所述第三连接链路的故障信息通过所述第二SerDes接口模块中增设的数据通道发送至所述第一FPGA；
所述第一FPGA和第二FPGA中首先接收到连接链路的故障信息的一方的控制逻辑模块，通过自身增设的数据通道向连接相应CPU的连接链路发送链路控制信号以恢复该连接链路的正常状态；并通过自身增设的数据通道向对端FPGA发送链路控制信号，以控制对端FPGA的控制逻辑模块发起自身对应的连接链路的恢复操作。
当所述第一(三)连接链路、第二连接链路发生故障时，所述第三(一)连接链路正常时，所述第一(二)控制逻辑模块用于，通过所述第一(二)SerDes接口模块中增设的数据通道控制所述第一(三)连接链路保持在复位状态；同时，所述第二(一)控制逻辑模块通过所述第二(一)SerDes接口模块中增设的数据通道控制所述第三(一)连接链路保持在复位状态，所述第一控制逻辑模块和第二控制逻辑模块通过各自增设的数据通道向第二连接链路发送链路控制信号以恢复第二连接链路的正常状态；直至当所述第二连接链路恢复正常时，所述第一(二)控制逻辑模块通过所述第一(二)SerDes接口模块中增设的数据通道控制所述第一(三)连接链路的连接，同时，所述第二(一)控制逻辑模块通过所述第二(一)SerDes接口模块中增设的数据通道控制所述第三(一)连接链路的连接。
当所述第一(三)连接链路发生故障时，所述第一(二)控制逻辑模块用于，将所述第一(三)连接链路的故障信息通过所述第一(二)SerDes接口模块中增设的数据通道发送至所述第二(一)FPGA，并向所述第二(一)FPGA发送链路控制信号，使得所述第二(一)控制逻辑模块通过所述第二(一)SerDes接口模块中增设的数据通道控制所述第三(一)连接链路处于复位状态；
所述第一(二)控制逻辑模块还用于，继续通过所述第一(二)SerDes接口模块中增设的数据通道向所述第二(一)FPGA发送链路控制信号，使得所述第一控制逻辑模块通过所述第一SerDes接口模块中增设的数据通道控制所述第一连接链路的连接，同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中增设的数据通道控制所述第三连接链路的连接。
因此，上述CPU间互联容错的实现系统中，基于FPGA的透传功能，通过高速线缆连接实现板间CPU之间的互联架构，采用本发明实施例的容错解决方案可以很好的解决互联CPU间互联链路可能出现的故障状态，使得故障链路及时恢复正常状态，使互连CPU之间保持稳定的工作状态。
对于系统实施例而言，由于其基本相应于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统实施例仅仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明实施例的精神或范围的情况下，在其它实施例中实现。因此，本发明实施例将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种CPU间互联容错的实现方法，其特征在于，所述方法包括：
第一CPU连接第一现场可编程门阵列FPGA的第一快速通道互联QPI接口模块、第二CPU连接第二FPGA的第二QPI接口模块，第一FPGA的第一串解串SerDes接口模块连接第二FPGA的第二SerDes接口模块、并通过第一控制逻辑模块连接第一QPI接口模块，第二FPGA的第二SerDes接口模块通过第二控制逻辑模块与第二QPI接口模块相连，以实现所述第一CPU和第二CPU之间的互联；
其中，所述第一SerDes接口模块和第二SerDes接口模块中包括原有数据通道和新增数据通道，所述原有数据通道用于所述第一CPU和第二CPU之间的数据传输，所述新增数据通道用于传输链路连接状态信息和链路控制信号；所述第一FPGA和第二FPGA中在相应QPI接口模块和SerDes接口模块之间的控制逻辑模块，用于监测对端FPGA与相应CPU之间传输链路连接的状态，并控制本端FPGA与相应CPU之间传输链路连接的状态；
当所述第一CPU和第二CPU之间实现互联的任意连接链路发生故障，则与该故障链路连接的FPGA中的控制逻辑模块通过所述新增的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态；
当故障链路恢复正常状态时，各FPGA中的控制逻辑模块分别启用各自连接的各条正常状态的链路，进行所述第一CPU和第二CPU之间实现互联的各条链路的连接。
2.根据权利要求1所述的CPU间互联容错的实现方法，其特征在于，当所述第一CPU和第二CPU之间的任意连接链路发生故障，则与该故障链路连接的FPGA通过所述新增数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态，具体包括：
当所述第一FPGA或第二FPGA中的控制逻辑模块监测到所述第一SerDes接口模块和所述第二SerDes接口模块之间的第二连接链路发生故障时，所述第一FPGA和第二FPGA中的控制逻辑模块通过所述新增的数据通道向所述第二连接链路发送链路控制信号以恢复所述第二连接链路的正常状态；同时，所述第一FPGA中的第一控制逻辑模块通过所述第一SerDes接口模块中所述新增的数据通道控制所述第一QPI接口模块与所述第一CPU之间的第一连接链路保持在复位状态，所述第二FPGA中的所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第二QPI接口模块与所述第二CPU之间的第三连接链路保持在复位状态，当所述第二连接链路恢复正常时，所述第一控制逻辑模块通过所述第一SerDes接口模块中所述新增的数据通道控制所述第一连接链路的连接；同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第三连接链路的连接。
3.根据权利要求1所述的CPU间互联容错的实现方法，其特征在于，当所述第一CPU和第二CPU之间的任意连接链路发生故障，则与该故障链路连接的FPGA通过所述新增的的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态，具体包括：
当所述第一控制逻辑模块监测到所述第一QPI接口模块与所述第一CPU之间的第一连接链路发生故障、且第二控制逻辑模块监测到所述第二QPI接口模块与所述第二CPU之间的第三连接链路发生故障时，所述第一控制逻辑模块将所述第一连接链路的故障信息通过所述第一SerDes接口模块中所述新增的数据通道发送至所述第二FPGA；同时，所述第二控制逻辑模块将所述第三连接链路的故障信息通过所述第二SerDes接口模块中所述新增的数据通道发送至所述第一FPGA；
所述第一FPGA和第二FPGA中首先接收到连接链路的故障信息的一方的控制逻辑模块，通过所述新增的数据通道向连接相应CPU的连接链路发送链路控制信号以恢复该连接链路的正常状态；并通过所述新增的数据通道向对端FPGA发送链路控制信号，以控制对端FPGA的控制逻辑模块发起自身对应的连接链路的恢复操作。
4.根据权利要求1所述的CPU间互联容错的实现方法，其特征在于，当所述第一CPU和第二CPU之间的任意连接链路发生故障，则与该故障链路连接的FPGA通过所述新增的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态，具体包括：
当所述第一QPI接口模块与所述第一CPU之间的第一连接链路、所述第一SerDes接口模块和所述第二SerDes接口模块之间的第二连接链路发生故障时，所述第二QPI接口模块与所述第二CPU之间的第三连接链路正常时，所述第一控制逻辑模块通过所述第一SerDes接口模块中所述新增的数据通道控制所述第一连接链路保持在复位状态；同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第三连接链路保持在复位状态，所述第一控制逻辑模块和第二控制逻辑模块通过所述新增的数据通道向第二连接链路发送链路控制信号以恢复第二连接链路的正常状态；当所述第二连接链路恢复正常时，所述第一控制逻辑模块通过所述第一SerDes接口模块中所述新增的数据通道控制所述第一连接链路的连接，同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第三连接链路的连接。
5.根据权利要求1所述的CPU间互联容错的实现方法，其特征在于，当所述第一CPU和第二CPU之间的任意连接链路发生故障，则与该故障链路连接的FPGA通过所述新增的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态，具体包括：
当所述第一QPI接口模块与所述第一CPU之间的第一连接链路发生故障时，所述第一控制逻辑模块将所述第一连接链路的故障信息通过所述第一SerDes接口模块中所述新增的数据通道发送至所述第二FPGA，并向所述第二FPGA发送链路控制信号，使得所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第二QPI接口模块与所述第二CPU之间的第三连接链路处于复位状态；
所述第一控制逻辑模块继续通过所述第一SerDes接口模块中所述新增的数据通道向所述第二FPGA发送链路控制信号，使得所述第一控制逻辑模块通过所述第一SerDes接口模块中所述新增的数据通道控制所述第一连接链路的连接，同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第三连接链路的连接。
6.一种CPU间互联容错的实现系统，其特征在于，所述系统包括：至少第一CPU、第二CPU、第一FPGA和第二FPGA；第一CPU连接第一FPGA的第一QPI接口模块、第二CPU连接第二FPGA的第二QPI接口模块，第一FPGA的第一SerDes接口模块连接第二FPGA的第二SerDes接口模块、并通过第一控制逻辑模块连接第一QPI接口模块，第二FPGA的第二SerDes接口模块通过第二控制逻辑模块与第二QPI接口模块相连，以实现所述第一CPU和第二CPU之间的互联；
其中，所述第一SerDes接口模块和第二SerDes接口模块中包括原有数据通道和新增数据通道，所述原有数据通道用于所述第一CPU和第二CPU之间的数据传输，所述新增数据通道用于传输链路连接状态信息和链路控制信号；所述第一FPGA和第二FPGA中在相应QPI接口模块和SerDes接口模块之间的控制逻辑模块，用于监测对端FPGA与相应CPU之间传输链路连接的状态，并控制本端FPGA与相应CPU之间传输链路连接的状态；
当所述第一CPU和第二CPU之间实现互联的任意连接链路发生故障，则与该故障链路连接的FPGA中的控制逻辑模块通过所述新增的数据通道向故障链路发送链路控制信号以恢复故障链路的正常状态；当故障链路恢复正常状态时，各FPGA中的控制逻辑模块分别启用各自连接的各条正常状态的链路，进行所述第一CPU和第二CPU之间实现互联的各条链路的连接。
7.根据权利要求6所述的CPU间互联容错的实现系统，其特征在于，当所述第一FPGA或第二FPGA中的控制逻辑模块监测到所述第一SerDes接口模块和第二SerDes接口模块之间的第二连接链路发生故障时，
所述第一FPGA和第二FPGA中的控制逻辑模块用于，通过所述新增的数据通道向第二连接链路发送链路控制信号以恢复第二连接链路的正常状态；同时，所述第一FPGA中的第一控制逻辑模块通过第一SerDes接口模块中所述新增的数据通道控制所述第一QPI接口模块与第一CPU之间的第一连接链路保持在复位状态，所述第二FPGA中的第二控制逻辑模块通过第二SerDes接口模块中所述新增的数据通道控制所述第二QPI接口模块与第二CPU之间的第三连接链路保持在复位状态，当所述第二连接链路恢复正常时，所述第一控制逻辑模块通过所述第一SerDes接口模块中所述新增的数据通道控制所述第一连接链路的连接；同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第三连接链路的连接。
8.根据权利要求6所述的CPU间互联容错的实现系统，其特征在于，当所述第一控制逻辑模块监测到所述第一QPI接口模块与所述第一CPU之间的第一连接链路发生故障、且所述第二控制逻辑模块监测到所述第二QPI接口模块与所述第二CPU之间的第三连接链路发生故障时，
所述第一控制逻辑模块用于，将所述第一连接链路的故障信息通过所述第一SerDes接口模块中所述新增的数据通道发送至所述第二FPGA；同时，所述第二控制逻辑模块将所述第三连接链路的故障信息通过所述第二SerDes接口模块中所述新增的数据通道发送至所述第一FPGA；
所述第一FPGA和第二FPGA中首先接收到连接链路的故障信息的一方的控制逻辑模块，通过所述新增的数据通道向连接相应CPU的连接链路发送链路控制信号以恢复该连接链路的正常状态；并通过所述新增的数据通道向对端FPGA发送链路控制信号，以控制对端FPGA的控制逻辑模块发起自身对应的连接链路的恢复操作。
9.根据权利要求6所述的CPU间互联容错的实现系统，其特征在于，当所述第一QPI接口模块与所述第一CPU之间的第一连接链路、所述第一SerDes接口模块和所述第二SerDes接口模块之间的第二连接链路发生故障时，所述第二QPI接口模块与所述第二CPU之间的第三连接链路正常时，
所述第一控制逻辑模块用于，通过所述第一SerDes接口模块中所述新增的数据通道控制所述第一连接链路保持在复位状态；同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第三连接链路保持在复位状态，所述第一控制逻辑模块和第二控制逻辑模块通过所述新增的数据通道向第二连接链路发送链路控制信号以恢复第二连接链路的正常状态；当所述第二连接链路恢复正常时，所述第一控制逻辑模块通过所述第一SerDes接口模块中所述新增的数据通道控制所述第一连接链路的连接，同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第三连接链路的连接。
10.根据权利要求6所述的CPU间互联容错的实现系统，其特征在于，当所述第一QPI接口模块与所述第一CPU之间的第一连接链路发生故障时，
所述第一控制逻辑模块用于，将所述第一连接链路的故障信息通过所述第一SerDes接口模块中所述新增的数据通道发送至所述第二FPGA，并向所述第二FPGA发送链路控制信号，使得所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第二QPI接口模块与所述第二CPU之间的第三连接链路处于复位状态；
所述第一控制逻辑模块还用于，继续通过所述第一SerDes接口模块中所述新增的数据通道向所述第二FPGA发送链路控制信号，使得所述第一控制逻辑模块通过所述第一SerDes接口模块中所述新增的数据通道控制所述第一连接链路的连接，同时，所述第二控制逻辑模块通过所述第二SerDes接口模块中所述新增的数据通道控制所述第三连接链路的连接。
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