CN102760687A - 包括空气间隔的半导体器件及其制造方法 - Google Patents

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Abstract

一种包括空气间隔的半导体器件的制造方法，包括：提供衬底，在衬底上依次形成第一介质层和第二介质层；在第二介质层上形成掩模层；以所述掩模层为掩模图形化所述第一介质层和第二介质层，形成通孔；向所述通孔中填充导电材料；去除第二介质层上多余的导电材料，直至露出第二介质层，形成导电插塞；在第二介质层和导电插塞上形成分子筛；透过所述分子筛向第二介质层通入反应气体，部分去除或完全去除所述第二介质层，形成空气间隔。本发明借由分子筛形成空气间隔，较为新颖和简单。

Description

包括空气间隔的半导体器件及其制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种包括空气间隔的半导体器件及其制造方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸(CD，Critical Dimension)越小。
随着特征尺寸CD的逐渐减小，RC延迟对器件运行速度的影响越来越明显，如何减小RC延迟是本领域技术人员研究的热点问题之一。而解决RC延迟的方法之一就是减小金属导线之间的寄生电容。
现有技术中，发展了多种减小寄生电容的方法，例如，在金属导线之间填充多孔低K介质材料等。但是多孔材料易碎，采用多孔低K介质材料的半导体器件的可靠性较差。
现有技术中还发展了一种在金属导线之间形成空气间隙，以减小介电常数，进而减小寄生电容的方法。例如采用自组织的有机薄膜(polymer)形成空气间隙等，但是所述方法与现有的半导体制程兼容性较差、制造过程较为复杂。
在公告号为CN1967799C的中国专利中可以发现更多关于包括空气间隔的半导体器件的制作方法。
发明内容
本发明解决的技术问题是提供一种较为简单的包括空气间隔的半导体器件及其制造方法。
为解决上述技术问题，本发明一种包括空气间隔的半导体器件的制造方法，包括：提供衬底，在衬底上依次形成第一介质层和第二介质层；在第二介质层上形成掩模层；以所述掩模层为掩模图形化所述第一介质层和第二介质层，形成通孔；向所述通孔中填充导电材料；去除第二介质层上多余的导电材料，直至露出第二介质层，形成导电插塞；在第二介质层和导电插塞上形成分子筛；透过所述分子筛向第二介质层通入反应气体，部分去除或完全去除所述第二介质层，形成空气间隔。
相应地，本发明还提供一种包括空气间隔的半导体器件，衬底；位于衬底上的第一介质层；设置于第一介质层中的多个导电插塞，所述导电插塞的表面高于所述第一介质层的表面；至少一对相邻导电插塞之间为空气间隔，其他相邻的导电插塞之间填充有第二介质层；位于导电插塞上的分子筛；位于分子筛上的层间介质层。
与现有技术相比，本发明具有以下优点：
1.借由分子筛形成空气间隔，较为新颖和简单；
2.通过硬掩模层可以设置空气间隔的位置和数量，方便设计和实施。
附图说明
图1是本发明包括空气间隔的半导体器件制造方法一实施方式的流程示意图；
图2～图9是本发明制造方法形成的包括空气间隔的半导体器件一实施例的侧面示意图；
图10～图12是本发明制造方法形成的包括空气间隔的半导体器件另一实施例的侧面示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。
参考图1，示出了本发明包括空气间隔的半导体器件的制造方法一实施方式的流程示意图，所述方法大致包括以下步骤：
步骤S1，提供衬底，在衬底上依次形成第一介质层和第二介质层；
步骤S2，在第二介质层上形成掩模层；
步骤S3，以所述掩模层为掩模图形化所述第一介质层和第二介质层，形成通孔；
步骤S4，向所述通孔中填充导电材料；
步骤S5，去除第二介质层上多余的导电材料，直至露出第二介质层，形成导电插塞；
步骤S6，在第二介质层和导电插塞上形成分子筛；
步骤S7，透过所述分子筛向第二介质层通入反应气体，去除所述第二介质层，形成空气间隔；
步骤S8，在所述分子筛上形成层间介质层。
下面结合附图和具体实施例进一步描述本发明的技术方案。
参考图2～图9，示出了本发明制造方法形成的包括空气间隔的半导体器件一实施例的侧面示意图。
参考图2，执行步骤S1，提供衬底100，所述衬底100可以是单晶硅或硅锗；也可以是绝缘体上硅(Silicon on insulator，SOI)。
在衬底100上形成第一介质层101，所述第一介质层101用于在后续去除所述第二介质层的步骤中的停止层，本实施例中，所述第一介质层101的材料可以是氮化硅(Si3N4)、NBLoK(由Si、C、H、N组成的化合物)、掺氮的碳化硅(Nitrogen Doped Silicon Carbon，NDC)等。本实施例中，所述第一介质层101的厚度在200～
Figure BDA0000058206540000041
的范围内。
在第一介质层101上形成第二介质层102，所述第二介质层102在后续步骤中会被去除，通常选择易去除的材料，本实施例中，后续去除第二介质层102的步骤中采用灰化工艺，所述第二介质层102的材料为可灰化材料，例如，灰化中采用氧气，相应地，所述第二介质层102为氮、碳、氢一种或多种的介质层，具体地，例如所述第二介质层102为无定形碳、类金刚石碳(Diamond-like carbon，DLC)等等。
所述第二介质层102被去除后，其所在位置处形成空气间隔。因此，可以根据空气间隔的设计需求设置所述第二介质层102的厚度。
参考图3，执行步骤S2，在第二介质层102上形成掩模层103，本实施例中，所述掩模层103可以是图形化的光刻胶层，也可以是图形化的三层硬掩模(Tri-layer HM)。所述掩模层103的图形与后续形成的导电插塞相对应，实际应用中，根据导电插塞的设计需求设置掩模层103的图形。
参考图4，执行步骤S3，以所述掩模层103为掩模，图形化所述第一介质层102和第二介质层102，形成通孔104；本实施例中，通过干刻法将掩模层103的图形转移到第一介质层102和第二介质层102中，所述干刻以衬底100为停止层。
参考图5，执行步骤S4，向所述通孔104中填充导电材料，直至填满所述通孔104，形成导电层105，本实施例中，所述导电材料为诸如铜等的金属材料，但是本发明并不限制于此。
参考图6，执行步骤S5，去除第二介质层102上多余的导电材料，直至露出第二介质层102，形成导电插塞112。具体地，通过化学机械抛光(ChemicalMechanical Polishing，CMP)的方式去除所述多余的导电材料。本实施例中，所述导电插塞112的材料为铜，但是本发明并不限制于此。
参考图7，执行步骤S6，在CMP工艺之后，所述第二介质层102和导电插塞112的表面基本齐平，在第二介质层102和导电插塞102的表面上形成分子筛106。
其中，所述分子筛106为具有网状结构的化学物质，所述分子筛106中具有排列规则的微孔(如图7所示)。通常所述微孔的尺寸在3～
Figure BDA0000058206540000051
的范围内。
具体地，所述分子筛106可以是结晶态的硅酸盐或硅铝酸盐。
本实施例中，形成分子筛106的步骤包括：首先，在第二介质层102和导电插塞102的表面上旋涂反应材料，所述反应材料包括：含硅化合物(水玻璃、硅溶胶等)、含铝化合物(水合氧化铝、铝盐等)、碱(氢氧化钠、氢氧化钾等)和水；对所述旋涂的反应材料进行加热析出分子筛晶体，最后洗去其他反应物。本发明形成分子筛106的方法不限制于此。
本实施例中，所述分子筛106的厚度在100～
Figure BDA0000058206540000052
的范围内。
参考图8，执行步骤S7，透过所述分子筛106向第二介质层107通入反应气体，去除所述第二介质层102。
本实施例中，所述第二介质层107的材料包含碳，相应地，含碳的第二介质层107和氧气反应刻形成二氧化碳，二氧化碳为气体，容易去除，从而所述第二介质层102原本占据的空间形成空气间隔107。
具体地，透过所述分子筛106向第二介质层102通入高能量的氧气等离子体，所述高能量的氧气等离子体通过分子筛106中的微孔，到达第二介质层102所在面，并与第二介质层102反应，直至将第二介质层102完全去除，露出第一介质层101。
同时，氧气等离子体与导电插塞112并不发生反应，这样原本位于导电插塞112之间的第二介质层102位置处形成空气间隙107。
所述空气间隙107可以降低导电插塞112之间的寄生电容，从而减小RC延迟。
参考图9，执行步骤S8，在所述分子筛106上形成层间介质层108。之后可以再在层间介质层108中形成其他半导体器件。
需要说明的是，在上述实施例中，第二介质层被完全去除，但是本发明并不限制于此，在透过所述分子筛向第二介质层通入反应气体时，所述第二介质层可以被部分去除，这样在剩余第二介质层上形成空气间隔，虽然这样形成的空气间隔高度较小，但是仍可以起到降低寄生电容、进而减小RC延迟的作用。
本发明还提供包括空气间隔的半导体器件另一实施例，所述实施例与前述实施例的步骤S1～步骤S6均相同，在此不再赘述，下面结合附图主要描述步骤S7～步骤S8。参考图10～图12，示出了本发明制造方法形成的包括空气间隔的半导体器件另一实施例的侧面示意图。
参考图10，在形成第二介质层102上形成分子筛106之后，透过分子筛106向第二介质层102通入反应气体的步骤之前，在分子筛106上形成硬掩模层109，后续去除第二介质层102的步骤以所述硬掩模层109掩模，本领域技术人员可以通过硬掩模层109图形，设置空气间隙的位置和数量。
本实施例中，所述硬掩模层109的中心位置设置有通孔，所述通孔露出分子筛106中心位置的部分，而分子筛106周边位置则被硬掩模层109覆盖。
具体地，所述硬掩模层109的材料为氮化硅(Si3N4)。
参考图11，执行步骤S7，以所述硬掩模层109为掩模，向第二介质层107通入反应气体，所述反应气体透过硬掩模层109露出的分子筛106到达第二介质层107，并与第二介质层107发生反应，直至去除所述第二介质层107。
由于反应气体并不与导电插塞112发生反应，因此与硬掩模层109通孔对应位置处相邻导电插塞112之间的第二介质层107会被去除，进而在硬掩模层109通孔对应位置处的相邻导电插塞112之间形成空气间隔，而被硬掩模层109覆盖的分子筛106不会使反应气体透过，因此此位置的第二介质层107不会和反应气体接触，因此不会被去除。
参考图12，执行步骤S8，在所述硬掩模层109上形成层间介质层110。
与前述实施例相比，本实施例可以通过所述硬掩模层109较为灵活地设置空气间隔的位置和数量。
需要说明的是，在后续步骤所形成的连接插塞、或类似连接结构的过程中，也可以采用本发明的制造方法，以形成具有空气间隔的半导体器件，以减小RC延迟，提高半导体器件的运行速度。
相应地，本发明还提供一种包括空气间隔的半导体器件，请继续参考图12，本发明提供的包括空气间隔的半导体器件包括：衬底100；位于衬底100上的第一介质层101；设置于第一介质层中的多个导电插塞112，所述导电插塞112的表面高于所述第一介质层101的表面；至少一对相邻导电插塞112之间为空气间隔111，其他相邻的导电插塞之间填充有第二介质层102；位于导电插塞112上的分子筛109；位于分子筛109上的层间介质层。
在较佳实施例中，所述包括空气间隔的半导体器件还包括位于分子筛109和层间介质层110之间的硬掩模层109。
硬掩膜层109覆盖的第二硬掩膜层102不会被去除，因此所述分子筛109还可以位于第二介质层102上。
综上，本发明提供一种包括空气间隔的半导体器件及其制造方法，借由分子筛形成空气间隔，较为新颖和简单；通过硬掩模层可以设置空气间隔的位置和数量，方便设计和实施。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (12)

1.一种包括空气间隔的半导体器件的制造方法，其特征在于，包括：提供衬底，在衬底上依次形成第一介质层和第二介质层；在第二介质层上形成掩模层；以所述掩模层为掩模图形化所述第一介质层和第二介质层，形成通孔；向所述通孔中填充导电材料；去除第二介质层上多余的导电材料，直至露出第二介质层，形成导电插塞；在第二介质层和导电插塞上形成分子筛；透过所述分子筛向第二介质层通入反应气体，部分去除或完全去除所述第二介质层，形成空气间隔。
2.如权利要求1所述的制造方法，其特征在于，在形成分子筛的步骤之后，透过所述分子筛向第二介质层通入反应气体之前，还包括：在分子筛上形成硬掩模层，所述透过所述分子筛向第二介质层通入反应气体的步骤中，以所述硬掩模层为掩模，透过所述分子筛向第二介质层通入反应气体。
3.如权利要求1或2所述的制造方法，其特征在于，所述分子筛中设置有规则排列的微孔，所述微孔的尺寸在3～
Figure FDA0000058206530000011
的范围内。
4.如权利要求1或2所述的制造方法，其特征在于，所述分子筛为结晶态的硅酸盐或硅铝酸盐。
5.如权利要求1或2所述的制造方法，其特征在于，所述第二介质层的材料为可灰化材料，所述透过所述分子筛向第二介质层通入反应气体，部分去除或完全去除所述第二介质层，形成空气间隔的步骤包括，通过灰化方法部分去除或完全去除所述第二介质层，形成空气间隔。
6.如权利要求5所述的制造方法，其特征在于，所述第二介质层的材料为含碳、氮、氢中的一种或多种的介质材料，所述灰化方法包括透过所述分子筛向第二介质层通入氧气等离子体。
7.如权利要求6所述的制造方法，其特征在于，所述第二介质层的材料包括无定形碳或类金刚石碳。
8.如权利要求1或2所述的制造方法，其特征在于，所述第一介质层的材料为氮化硅，掺氮的碳化硅，或者硅、炭、氢、氮组成的化合物。
9.如权利要求2所述的制造方法，其特征在于，所述硬掩模层的材料为氮化硅。
10.一种包括空气间隔的半导体器件，其特征在于，衬底；位于衬底上的第一介质层；设置于第一介质层中的多个导电插塞，所述导电插塞的表面高于所述第一介质层的表面；至少一对相邻导电插塞之间为空气间隔，其他相邻的导电插塞之间填充有第二介质层；位于导电插塞上的分子筛；位于分子筛上的层间介质层。
11.如权利要求10所述的半导体器件，其特征在于，还包括位于分子筛和层间介质层之间的硬掩模层。
12.如权利要求10所述的半导体器件，其特征在于，所述分子筛还位于第二介质层上。
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