CN102751196B - Nmos器件制作方法 - Google Patents

Nmos器件制作方法 Download PDF

Info

Publication number
CN102751196B
CN102751196B CN201210208991.3A CN201210208991A CN102751196B CN 102751196 B CN102751196 B CN 102751196B CN 201210208991 A CN201210208991 A CN 201210208991A CN 102751196 B CN102751196 B CN 102751196B
Authority
CN
China
Prior art keywords
nmos
silicon nitride
nitride layer
channel length
nmoss
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210208991.3A
Other languages
English (en)
Other versions
CN102751196A (zh
Inventor
徐强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201210208991.3A priority Critical patent/CN102751196B/zh
Publication of CN102751196A publication Critical patent/CN102751196A/zh
Application granted granted Critical
Publication of CN102751196B publication Critical patent/CN102751196B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种NMOS器件制作方法，包括：提供含有NMOS的基底；在所述基底上沉积具有高拉应力的氮化硅层；将沉积前无氮化硅层覆盖的所述NMOS按照NMOS沟道长度的长短次序进行分类，保留上述NMOS中具有最长沟道长度的NMOS所对应的氮化硅层，干法刻蚀以去除上述NMOS中其余所对应的氮化硅层，再次沉积氮化硅层；重复执行上述步骤，直至沉积前无氮化硅层覆盖的所述NMOS无法按照NMOS沟道长度的长短次序进行分类，继续后续通用的半导体工艺流程，以形成NMOS晶体管。本发明所提供的NMOS器件制作方法根据NMOS器件沟道长度的长短，通过沉积-干法刻蚀去除-再次沉积的方法，使得所述氮化硅层的厚度与沟道长度成正比，实现对NMOS器件性能调整的一致性。

Description

NMOS器件制作方法
技术领域
本发明涉及半导体制造工艺，且特别涉及NMOS器件制作方法。
背景技术
随着半导体制造工艺技术的发展，集成电路芯片的特征线宽越来越小，为了改善半导体器件的性能，应力工程技术被广泛应用于半导体工艺中，用以提高载流子的电迁移率。其中，比较常见的，例如在NMOS器件的制作过程中采用通孔刻蚀停止层（Contact Etch StopLayer，CESL）应力工程技术。
通孔刻蚀停止层应力工程，是在通孔刻蚀停止层薄膜沉积过程中，通过调整沉积条件，在薄膜内部产生高应力，使该应力传导到器件沟道中，从而对载流子的迁移率产生影响。例如，对于NMOS器件，可通过通孔刻蚀停止层应力工程，形成通孔刻蚀停止层薄膜，在薄膜内部产生压应力，并将该应力传导至NMOS的沟道中，对沟道形成张应力。由于沟道方向的张应力有助于提高NMOS器件的电子迁移率，从而能够有助于改善NMOS器件的性能。实践中，已经有实验可以证明，通过沉积高拉应力氮化硅薄膜，可以提高NMOS的性能达到10%以上。
然而，发明人通过在实践发现，采用常规通孔刻蚀停止层应力工程的方法来提升NMOS的性能，对于不同沟道长度的NMOS，其提升效果是不一致的。参考图1，随着沟道长度的增加，提升性能的效果变小。
目前，在生产实际中，为了解决这一问题，通常在版图设计时就考虑到沟道长度的影响，从而采用特殊结构的晶体管设计，并对所设计的版图不断地进行检验与修正，这种方法无疑大大增加了产品的研发生产周期和成本。
发明内容
本发明提供了一种NMOS器件制作方法，根据沟道长度的长短依次对具有不同沟道长度的NMOS所对应的氮化硅层进行沉积-干法刻蚀去除-再次沉积，使得氮化硅层厚度与沟道长度成正比，从而实现对NMOS器件性能调整的一致性。
为了实现上述技术目的，本发明提出一种NMOS器件制作方法，包括：提供含有NMOS的基底；在所述基底上沉积具有高拉应力的氮化硅层；将沉积前无氮化硅层覆盖的所述NMOS按照NMOS沟道长度的长短次序进行分类，保留上述NMOS中具有最长沟道长度的NMOS所对应的氮化硅层，干法刻蚀以去除上述NMOS中其余所对应的氮化硅层，再次沉积氮化硅层；重复执行上述步骤，直至沉积前无氮化硅层覆盖的所述NMOS无法按照NMOS沟道长度的长短次序进行分类，继续后续通用的半导体工艺流程，以形成NMOS晶体管。
可选的，所述将沉积前无氮化硅层覆盖的NMOS按照NMOS沟道长度的长短次序进行分类，保留上述NMOS中具有最长沟道长度的NMOS所对应的氮化硅层，干法刻蚀以去除上述NMOS中其余所对应的氮化硅层，再次沉积氮化硅层包括：将所述NMOS按照NMOS沟道长度的长短次序分为三类，对于沟道长度最短和次短的NMOS，干法刻蚀去除其对应的氮化硅层；沉积第二氮化硅层；干法刻蚀去除与沟道长度最短的NMOS对应的第二氮化硅层；沉积第三氮化硅层。
可选的，采用等离子体增强化学气相沉积法沉积所述氮化硅层。
可选的，每次所沉积的所述氮化硅层的厚度为100埃至300埃。
可选的，所述氮化硅层具有高拉应力，所述高拉应力为0.7吉帕至2.0吉帕。
可选的，所述对氮化硅层进行干法刻蚀采用的刻蚀气体为氟和碳含量低的气体。
可选的，所述刻蚀气体为四氟化碳，和/或八氟环丁烷，和/或全氟丁二烯。
可选的，所述继续后续通用的半导体工艺流程包括沉积金属前介电质层。
相较于现有技术，本发明NMOS器件制作方法充分考虑了不同厚度的氮化硅层的高拉应力对沟道载流子的不同影响，根据NMOS器件沟道长度的长短，通过沉积-干法刻蚀去除-再次沉积的方法，使得所述氮化硅层的厚度与沟道长度成正比，从而能够实现对NMOS器件性能调整的一致性。
附图说明
图1为NMOS器件的沟道长度与其对应性能的示意图；
图2为本发明NMOS器件制作方法一种实施方式的流程示意图；
图3-图9为按照本发明NMOS器件制作方法一种具体实施方式所形成的NMOS器件的剖面示意图。
具体实施方式
本发明所提供的NMOS器件制作方法通过在通常的高拉应力氮化硅层沉积完成之后，根据NMOS器件沟道长度的长短对所述氮化硅层采取沉积-干法刻蚀去除-再次沉积的处理，使得NMOS器件的沟道越长，其对应的所述氮化硅层越厚，从而能够实现对NMOS器件性能调整的一致性。
下面将结合具体实施例和附图，对本发明NMOS晶体管制作方法进行详细阐述。
参考图2，本发明NMOS器件制作方法包括：
步骤S100，提供含有NMOS的基底；
步骤S200，在所述基底上沉积具有高拉应力的氮化硅层；
步骤S300，将沉积前无氮化硅层覆盖的所述NMOS按照NMOS沟道长度的长短次序进行分类，保留上述NMOS中具有最长沟道长度的NMOS所对应的氮化硅层，干法刻蚀以去除上述NMOS中其余所对应的氮化硅层，再次沉积氮化硅层；
重复执行步骤S300，直至沉积前无氮化硅层覆盖的所述NMOS无法按照NMOS沟道长度的长短次序进行分类，执行步骤S400，继续后续通用的半导体工艺流程，以形成NMOS晶体管。
参考图3，在一种实施方式中，基底100中的NMOS分别具有长度不同的沟道，其中按照沟道长度递增的顺序依次为NMOS101、NMOS102以及NMOS103。对应地，参考图4，本发明NMOS器件制作方法包括：
步骤S1，提供含有NMOS的基底；
步骤S2，在所述基底上沉积第一氮化硅层；
步骤S3，对于沟道长度最短和次短的NMOS，干法刻蚀去除其对应的第一氮化硅层；
步骤S4，沉积第二氮化硅层；
步骤S5，干法刻蚀去除与沟道长度最短的NMOS对应的第二氮化硅层；
步骤S6，沉积第三氮化硅层；
步骤S7，继续后续通用的半导体工艺流程，以形成NMOS晶体管。
具体来说，参考图5，在具有NMOS的基底100上沉积第一氮化硅层110。
参考图6，先对沟道长度最短的NMOS101以及沟道长度次短的NMOS102上所沉积的第一氮化硅层110进行曝光和干法刻蚀，去除对应的第一氮化硅层110。接着，参考图7，再次沉积，形成第二氮化硅层120。
然后，参考图8，再对沟道长度最短的NMOS101上所沉积的第二氮化硅层120进行曝光和干法刻蚀，去除对应的第二氮化硅层120。接着，参考图9，再次沉积，形成第三氮化硅层130。
上述第一氮化硅层110、第二氮化硅层120和第三氮化硅层130中任一个的厚度可为100埃至300埃，且可采用等离子体增强化学气相沉积法进行沉积。所述第一氮化硅层110、第二氮化硅层120和第三氮化硅层130都具有高拉应力，应力范围为0.7吉帕（GPa）至2.0吉帕。
不难发现，当形成第三氮化硅层130之后，沟道长度最长的NMOS103上沉积了第一氮化硅层110、第二氮化硅层120和第三氮化硅层130，沟道长度次长的NMOS102上沉积了第二氮化硅层120和第三氮化硅层130，而沟道长度最短的NMOS101上沉积了第三氮化硅层130。也就是说，通过上述沉积-干法刻蚀去除-再次沉积的方式，使得NMOS上所沉积的氮化硅层的厚度与其沟道长度的长短成正比，沟道长度长，则所沉积的氮化硅层厚度厚，反之，沟道长度短，则所沉积的氮化硅层厚度薄。
由于所沉积的氮化硅层具有高拉应力，并且该应力能传导至沟道中，以提高载流子的迁移速率，而氮化硅层越厚，其应力所能影响的载流子数量越多，从而能够对具有较长的沟道的NMOS的性能进行调整。因此，与沟道长度成正比的氮化硅层能够实现对NMOS器件性能调整的一致性。
其中，上述干法刻蚀时采用的刻蚀气体为氟和碳的含量较低的气体，例如，可采用四氟化碳（CF4）,和/或八氟环丁烷（C4F8），和/或全氟丁二烯（C4F6）等气体进行刻蚀。
在一种具体实施方式中，步骤S7还可包括沉积金属前介电质层。
在本发明NMOS器件制作方法的其它实施方式中,基底中的NMOS还可分别具有超过三种不同长度的沟道,其沟道长度的种类并不对本发明NMOS器件制作方法的发明思路造成限制。
相较于现有技术，本发明NMOS器件制作方法充分考虑了氮化硅层的厚度使得其所具有的高拉应力对沟道载流子所造成的不同影响，根据NMOS器件沟道长度的长短，将NMOS进行分类，并分次进行干法刻蚀去除以及再次沉积，使得所述氮化硅层的厚度与沟道长度成正比，从而能够实现对NMOS器件性能调整的一致性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (6)

1.一种NMOS器件制作方法，其特征在于，包括：
步骤S001：提供含有NMOS的基底；
步骤S002：在所述基底上沉积具有高拉应力的氮化硅层，所述高拉应力为0.7吉帕至2.0吉帕；
步骤S003：将沉积前无氮化硅层覆盖的所述NMOS按照NMOS沟道长度的长短次序进行分类，保留上述NMOS中具有最长沟道长度的NMOS所对应的氮化硅层，干法刻蚀以去除上述NMOS中其余所对应的氮化硅层，再次沉积氮化硅层；
重复执行步骤S003，直至沉积前无氮化硅层覆盖的所述NMOS无法按照NMOS沟道长度的长短次序进行分类，继续后续通用的半导体工艺流程，以形成NMOS晶体管。
2.如权利要求1所述的NMOS器件制作方法，其特征在于，所述将沉积前无氮化硅层覆盖的NMOS按照NMOS沟道长度的长短次序进行分类，保留上述NMOS中具有最长沟道长度的NMOS所对应的氮化硅层，干法刻蚀以去除上述NMOS中其余所对应的氮化硅层，再次沉积氮化硅层包括：
将所述NMOS按照NMOS沟道长度的长短次序分为三类，包括：沟道长度最短、次短以及最长三种长度，对于沟道长度最短和次短的NMOS，干法刻蚀去除其对应的氮化硅层；
沉积第二氮化硅层；
干法刻蚀去除与沟道长度最短的NMOS对应的第二氮化硅层；
沉积第三氮化硅层。
3.如权利要求1所述的NMOS器件制作方法，其特征在于，采用等离子体增强化学气相沉积法沉积所述氮化硅层。
4.如权利要求1所述的NMOS器件制作方法，其特征在于，所述氮化硅层的厚度为100埃至300埃。
5.如权利要求1所述的NMOS器件制作方法，其特征在于，对氮化硅层进行干法刻蚀采用的刻蚀气体为四氟化碳，和/或八氟环丁烷，和/或全氟丁二烯。
6.如权利要求1所述的NMOS器件制作方法，其特征在于，所述继续后续通用的半导体工艺流程包括沉积金属前介电质层。
CN201210208991.3A 2012-06-21 2012-06-21 Nmos器件制作方法 Active CN102751196B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210208991.3A CN102751196B (zh) 2012-06-21 2012-06-21 Nmos器件制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210208991.3A CN102751196B (zh) 2012-06-21 2012-06-21 Nmos器件制作方法

Publications (2)

Publication Number Publication Date
CN102751196A CN102751196A (zh) 2012-10-24
CN102751196B true CN102751196B (zh) 2015-06-10

Family

ID=47031275

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210208991.3A Active CN102751196B (zh) 2012-06-21 2012-06-21 Nmos器件制作方法

Country Status (1)

Country Link
CN (1) CN102751196B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684246A (zh) * 2004-03-30 2005-10-19 三星电子株式会社 低噪声和高性能大规模集成器件、布局以及制造方法
JP2008053288A (ja) * 2006-08-22 2008-03-06 Sony Corp 半導体集積回路及びその製造方法
US20090101987A1 (en) * 2007-10-16 2009-04-23 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684246A (zh) * 2004-03-30 2005-10-19 三星电子株式会社 低噪声和高性能大规模集成器件、布局以及制造方法
JP2008053288A (ja) * 2006-08-22 2008-03-06 Sony Corp 半導体集積回路及びその製造方法
US20090101987A1 (en) * 2007-10-16 2009-04-23 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
CN102751196A (zh) 2012-10-24

Similar Documents

Publication Publication Date Title
CN103489786B (zh) 一种阵列基板的制作方法
CN102097381A (zh) Cmos晶体管应力记忆处理方法和cmos晶体管
CN103426749B (zh) 开口的形成方法和堆叠结构
US20160149035A1 (en) Semiconductor device and method of fabricating same
CN102915953A (zh) 无定形碳膜的处理方法，开口的形成方法
CN102751196B (zh) Nmos器件制作方法
CN103165416B (zh) 用于刻蚀的硬掩膜及其制备方法以及mos器件的制造方法
CN102751197B (zh) Nmos器件制作方法
CN104241119A (zh) 双接触孔刻蚀停止层的制备方法
CN104051258B (zh) 一种用于后栅工艺的光刻胶去除方法
CN102709195A (zh) Nmos器件制作方法
CN102569086B (zh) 半导体器件及其形成方法
CN102709194B (zh) Nmos器件制作方法
CN103489825B (zh) 解决氮化硅和镍硅化物界面剥落问题的工艺方法
CN102709193A (zh) Nmos器件制作方法
CN102610512B (zh) 一种形成前金属介电质层的方法
CN102623329B (zh) 一种形成前金属介电质层的方法
CN103489787B (zh) 提高源漏接触和氮化硅薄膜黏附力的方法
CN102623334B (zh) 一种形成双应力层氮化硅薄膜的方法
CN103346106B (zh) 检测光刻工艺与薄膜沉积工艺契合度的方法
CN102610569B (zh) 一种形成前金属介电质层的方法
CN103187356A (zh) 一种半导体芯片以及金属间介质层的制作方法
CN102437094B (zh) 改进双重通孔刻蚀停止层交叠区通孔刻蚀的方法
CN102623330B (zh) 一种形成前金属介电质层的方法
CN106206321A (zh) 半导体器件的制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant