CN102750451B - 一种电机速度计算装置 - Google Patents

Abstract

本发明公开了一种电机速度计算装置，速度传感器输出的一组速度脉冲，脉冲输入A和脉冲输入B输入低通滤波模块进行滤波后分别送入方向判定模块和脉冲选择模块。方向判定模块根据脉冲输入A和脉冲输入B的相位差判断出当前的速度方向，脉冲选择模块从脉冲输入A和脉冲输入B两个脉冲中选择出一个适合计算的脉冲输出至频率计算模块、零速判定模块，以及占空比计算模块。零速判定模块负责判定当前的速度传感器无输出脉冲时输出零速标识。频率计算模块负责计算并输出脉冲频率。占空比计算模块负责计算并输出当前脉冲的占空比信号。本发明解决了现有技术存在的实时性、准确性和稳定性不高，不适用于多路输入信号处理和并行运算功能的技术问题。

Description

一种电机速度计算装置

技术领域

本发明涉及一种电机控制装置，尤其是涉及一种多功能模块化电机速度计算装置。

背景技术

目前主流的速度传感器都是脉冲式的，即用一组脉冲来表征当前的转动速度和方向，使用者需计算脉冲的频率与相位关系，以得出实际的速度和方向。对于目前的多数控制器而言，速度信号是重要的关键参数，只要有短时间的不准确就会引发重大故障。而在实际应用过程中，速度信号往往易受干扰，并且有多变性，这就要求它的采集处理方法必须具备实时性、准确性、稳定性和抗干扰性。

现有的计算方法是使用处理器的脉冲捕捉模块来接收信号，并通过中断的形式计算脉冲的周期，再辅以滤波、计算等处理手段而最终得出速度值，不具备方向判定和占空比计算功能。由于现有技术使用处理器和软件语言来实现，计算的稳定和实时性要靠处理器的性能和软件语言的优化程度来保证，存在风险。由于现有技术使用处理器的中断方式进行计算，当脉冲频率较高时，会使处理器频繁的响应中断，从而占用大量的处理器资源，甚至使其陷于瘫痪。由于现有技术使用处理器的捕捉模块进行脉冲的接收，所以受限于处理器本身的硬件资源，当输入脉冲个数较多时，系统将需要多片处理器协作才能完成所有输入脉冲的接收，这一方面大大增加了成本，另一方面也使这些速度采样值的同步性受到了损失。同时，现有技术还不具备速度方向判定功能，不具备零速判定功能，不具备脉冲占空比计算功能。

发明内容

本发明的目的是提供一种电机速度计算装置，该装置解决了现有技术存在的实时性、准确性和稳定性不高，不适用于多路输入信号处理和并行运算功能的技术问题。

为了实现上述发明目的，本发明具体提供了一种电机速度计算装置的技术实现方案，一种电机速度计算装置，包括：低通滤波模块、脉冲选择模块、方向判定模块、频率计算模块、零速判定模块、占空比计算模块和数据输出模块。来自电机的速度传感器输出的一组速度脉冲信号脉冲输入A和脉冲输入B输入低通滤波模块进行滤波，经过滤波处理的脉冲输入A和脉冲输入B均分别输出至方向判定模块和脉冲选择模块。方向判定模块根据脉冲输入A和脉冲输入B的相位差判断出当前的速度方向，并将方向信号输出至数据输出模块。脉冲选择模块从脉冲输入A和脉冲输入B两个脉冲中选择出一个适合计算的脉冲分别输出至频率计算模块、零速判定模块，以及占空比计算模块。零速判定模块负责判定当前的速度传感器无输出脉冲时，输出零速标识至数据输出模块。频率计算模块负责计算并输出脉冲频率至数据输出模块。占空比计算模块负责计算并输出当前脉冲的占空比信号至数据输出模块。

作为本发明一种电机速度计算装置技术方案的进一步改进，电机速度计算装置基于FPGA进行设计，脉冲输入A和脉冲输入B从所述FPGA的IO管脚输入至FPGA内部的低通滤波模块进行滤波。

作为本发明一种电机速度计算装置技术方案的进一步改进，经过低通滤波模块滤波的脉冲输入A和脉冲输入B输入脉冲选择模块，脉冲选择模块按照以下规则选择出一个适合计算的脉冲分别输出至频率计算模块、零速判定模块，以及占空比计算模块：

当脉冲输入A和脉冲输入B同时存在时，脉冲选择模块输出脉冲输入A；

当脉冲输入A正常，脉冲输入B丢失时，脉冲选择模块输出脉冲输入A；

当脉冲输入B正常，脉冲输入A丢失时，脉冲选择模块输出脉冲输入B。

作为本发明一种电机速度计算装置技术方案的进一步改进，方向判定模块包括脉冲合成器、计时器一、计时器二和比较器一。脉冲合成器在输入系统时钟的上升沿判断脉冲输入A是否在上个系统时钟周期内出现了上升沿，若是则合成脉冲输出转为高电平。若脉冲输入B在上个系统时钟周期内出现了上升沿，则合成脉冲输出转为低电平。计时器一计算合成脉冲输出的高电平时间，计时器二计算脉冲输入A的周期，脉冲输入A的周期缩小一半后再通过比较器一与合成脉冲输出的高电平时间进行比较，若脉冲输入A周期的一半小于合成脉冲输出的高电平时间，则说明合成脉冲输出的占空比大于50%，则通过比较器一输出A转向信号。若脉冲输入A周期的一半大于合成脉冲输出的高电平时间，则通过比较器一输出B转向信号。

作为本发明一种电机速度计算装置技术方案的进一步改进，频率计算模块包括计时器三、锁存器一、锁存器二、比较器二、比较器三、自加器一、自加器二、减法器、除法器一、滤波器和多路选择器，多路选择器包括第一多路选择器。来自脉冲选择模块的脉冲输入信号输入频率计算模块，当脉冲输入信号的上升沿到来后，由计时器三进行计数，锁存器一将计时器三的计时值作为此次脉冲的周期进行锁存，锁存器二将上一个脉冲的周期进行锁存。当下一个脉冲输入信号输入时重启计时器三，进行下一次计时。锁存器一中的值与锁存器二中的值在减法器中相减作为比较，如果比较值大于一个预设的最大变化周期限值，则由第一多路选择器输出的脉冲周期值信号Period为锁存器二的值。如果比较值小于一个预设的最大变化周期限值，则由第一多路选择器输出的脉冲周期值信号Period为锁存器一的值。脉冲周期值信号与计算周期预设值在比较器二中进行比较，若脉冲周期值信号小于计算周期预设值，自加器二将输入的脉冲周期值信号进行求和，自加器一加1。当输入的脉冲周期值信号求和值大于计算周期预设值时，计算周期信号Time为对输入的脉冲周期值信号进行求和的信号，将脉冲个数信号Num与计算周期信号Time输出至除法器一进行除法操作，并将自加器一与自加器二都清零。若脉冲周期值信号大于计算周期预设值时，则脉冲个数信号Num为1，计算周期信号Time为当前的脉冲周期信号，并将脉冲个数信号Num与计算周期信号Time输出至除法器一进行除法操作，并将自加器一与自加器二都清零。除法器一的输出信号经由滤波器进行滤波后输出脉冲频率信号。

作为本发明一种电机速度计算装置技术方案的进一步改进，零速判定模块包括计时器四和比较器四，来自脉冲选择模块的脉冲输入信号输入零速判定模块，计时器四对脉冲输入信号的上升沿进行捕捉，计时器四的输出计时信号与预设的最大脉冲周期信号在比较器四中进行比较，在最大脉冲周期内没有接收到脉冲的上升沿后，即认为是无脉冲输入，并判定此时的速度为零，当前速度传感器无脉冲输出，并输出零速标识。

作为本发明一种电机速度计算装置技术方案的进一步改进，占空比计算模块包括脉冲高电平计时器、脉冲周期计时器和除法器二，来自脉冲选择模块的脉冲输入信号输入占空比计算模块，脉冲高电平计时器根据输入的脉冲输入信号计算脉冲的高电平时间，脉冲周期计时器根据输入的脉冲输入信号计算脉冲的周期，由除法器二将来自脉冲高电平计时器的脉冲高电平时间信号与来自脉冲周期计时器的脉冲周期信号进行除法运算，得到脉冲输入信号的占空比。

通过实施上述本发明一种电机速度计算装置的技术方案，具有以下技术效果：

（1）本发明可同时处理多达数十路数的脉冲式速度信号处理，且接收的脉冲频率范围宽，输出的速度值误差极小；

（2）本发明可处理的输入脉冲频率范围为0.1~500KHz，能够满足绝大多数的工程需求，具备更高的适用性；

（3）本发明可同时处理的输入脉冲数量为1~16路，并在硬件可以支持的条件下进行扩展，具备更高的实用性和性价比；

（4）本发明输出的速度值误差很小，在输入脉冲频率为10KHz时的实测误差为0.005%，具备极高的精确性和分辨率；

（5）本发明具备速度方向判定功能；

（6）本发明具备零速判定功能；

（7）本发明具备脉冲占空比计算功能；

（8）本发明将速度信号滤波、速度值计算、速度零速判定、速度方向判定、脉冲占空比计算等功能用硬件描述语言模块化的集成在FPGA上，可以有效利用FPGA资源丰富，具有高速处理、并行运算、模块化设计的能力，同时具备更高的稳定性、保密性和集成度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明电机速度计算装置一种具体实施方式的系统结构框图。

图2是本发明电机速度计算装置一种具体实施方式低通滤波模块的工作时序图。

图3是本发明电机速度计算装置一种具体实施方式方向判定模块的工作时序图。

图4是本发明电机速度计算装置一种具体实施方式脉冲选择模块的结构原理框图。

图5是本发明电机速度计算装置一种具体实施方式频率计算模块的结构原理框图。

图6是一种具备方向指示功能的速度传感器的工作波形示意图。

图7是本发明电机速度计算装置一种具体实施方式零速判定模块的结构原理框图。

图8是本发明电机速度计算装置一种具体实施方式占空比计算模块的结构原理框图。

图中：1-低通滤波模块，2-脉冲选择模块，3-方向判定模块，4-频率计算模块，5-零速判定模块，6-占空比计算模块，7-数据输出模块，31-脉冲合成器，32-计时器一，33-计时器二，34-比较器一，401-计时器三，402-锁存器一，403-锁存器二，404-比较器二，405-比较器三，406-自加器一，407-自加器二，408-减法器，409-除法器一，410-滤波器，51-计时器四，52-比较器四，61-脉冲高电平计时器，62-脉冲周期计时器，63-除法器二。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如附图1至附图8所示，给出了本发明一种电机速度计算装置的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。

如附图1所示的一种电机速度计算装置的具体实施方式，包括：低通滤波模块1、脉冲选择模块2、方向判定模块3、频率计算模块4、零速判定模块5、占空比计算模块6和数据输出模块7。来自电机的速度传感器输出的一组速度脉冲，脉冲输入A和脉冲输入B输入低通滤波模块1进行滤波，经过滤波处理的脉冲输入A和脉冲输入B均分别输出至方向判定模块3和脉冲选择模块2。方向判定模块3根据脉冲输入A和脉冲输入B的相位差判断出当前的速度方向，并将方向信号输出至数据输出模块7。脉冲选择模块2从脉冲输入A和脉冲输入B两个脉冲中选择出一个适合计算的脉冲分别输出至频率计算模块4、零速判定模块5，以及占空比计算模块6。零速判定模块5负责判定当前的速度传感器无输出脉冲时，输出零速标识至数据输出模块7。频率计算模块4负责计算并输出脉冲频率至数据输出模块7。占空比计算模块6负责计算并输出当前脉冲的占空比信号至数据输出模块7。

作为一种较佳的实施方式，电机速度计算装置进一步基于FPGA（Field  Programmable Gate Array，现场可编程门阵列）进行设计，脉冲输入A和脉冲输入B为速度传感器输出的一组速度脉冲。脉冲输入A和脉冲输入B从FPGA的IO管脚输入至FPGA内部的低通滤波模块1进行滤波。由于在实际工程应用时存在电磁环境恶劣，速度传感器至控制系统传输距离较长等诸多不利因素，速度脉冲在传输过程中会因外界干扰而产生高频的毛刺。这些毛刺会严重影响计算的准确性，如附图2所示，本发明具体实施方式所描述的技术方案使用低通滤波模块1来去除毛刺。其中，t为最小可以通过的脉冲-高电平或者低电平宽度。由于采用了基于FPGA用硬件描述语言完成电机速度计算装置的设计，使得本发明具体实施方式所描述的技术方案具有很高的稳定性与高效性，且有更高的保密性。基于FPGA所具备的灵活的结构和强大的处理能力，本发明能够完全同步的接收并计算处理较多路输入脉冲，同时具备极高的准确性，实际最高计算精度可达0.005%。基于可现场编程及模块化设计功能，使得本发明可轻松的移植到新的设计。

经过低通滤波模块1滤波的脉冲输入A和脉冲输入B进一步输入脉冲选择模块2，脉冲选择模块2按照以下规则选择出一个适合计算的脉冲分别输出至频率计算模块4、零速判定模块5，以及占空比计算模块6：

当脉冲输入A和脉冲输入B同时存在时，脉冲选择模块2输出脉冲输入A；

当脉冲输入A正常，脉冲输入B丢失时，脉冲选择模块2输出脉冲输入A；

当脉冲输入B正常，脉冲输入A丢失时，脉冲选择模块2输出脉冲输入B。

很多速度传感器具备方向指示功能，该功能一般通过输出两个有相位关系的脉冲实现，如JT-2007-027D_JD118A型速度传感器规定当信号A在前，信号B在后时有“A 转向”, 反之有“B转向”，如附图6所示。为了正确地判别速度方向，并避开占空比和相位差带来的影响，方向判定模块3还进一步包括脉冲合成器31、计时器一32、计时器二33和比较器一34。本发明首先设置一个脉冲合成器31，它的时序图如附图3所示。脉冲合成器31在输入系统时钟的上升沿判断脉冲输入A是否在上个系统时钟周期内出现了上升沿，若是则合成脉冲输出转为高电平。若脉冲输入B在上个系统时钟周期内出现了上升沿，则合成脉冲输出转为低电平。计时器一32计算合成脉冲输出的高电平时间，计时器二33计算脉冲输入A的周期。脉冲输入A的周期缩小一半后再通过比较器一34与合成脉冲输出的高电平时间进行比较，若脉冲输入A周期的一半小于合成脉冲输出的高电平时间，则说明合成脉冲输出的占空比大于50%，则通过比较器一34输出A转向信号。若脉冲输入A周期的一半大于合成脉冲输出的高电平时间，则通过比较器一34输出B转向信号。FPGA实现原理图如附图4所示。

频率计算模块4是整个发明技术方案的核心部分，主要用以实现脉冲频率的计算功能。其原理图如附图5所示。频率计算模块4还进一步包括计时器三401、锁存器一402、锁存器二403、比较器二404、比较器三405、自加器一406、自加器二407、减法器408、除法器一409、滤波器410和若干个的多路选择器MUX。多路选择器包括第一多路选择器MUX1、第二多路选择器MUX2和第三多路选择器MUX3。来自脉冲选择模块2的脉冲输入信号输入频率计算模块4，当脉冲输入信号的上升沿到来后，由计时器三401进行计数，锁存器一402将计时器三401的计时值作为此次脉冲的周期进行锁存，锁存器二403将上一个脉冲的周期进行锁存。当下一个脉冲输入信号输入时重启计时器三401，进行下一次计时。锁存器一402中的值与锁存器二403中的值在减法器408中相减作为比较，如果比较值大于一个预设的最大变化周期限值，则由第一多路选择器MUX1输出的脉冲周期值信号Period为锁存器二403的值，如果比较值小于一个预设的最大变化周期限值，则由第一多路选择器MUX1输出的脉冲周期值信号Period为锁存器一402的值。脉冲周期值信号Period与计算周期预设值在比较器二404中进行比较，若脉冲周期值信号小于计算周期预设值，自加器二407将输入的脉冲周期值信号进行求和，自加器一406加1。当输入的脉冲周期值信号求和值大于计算周期预设值时，计算周期信号Time为对输入的脉冲周期值信号进行求和的信号，将由第二多路选择器MUX2输出的脉冲个数信号Num与由第三多路选择器MUX3输出的计算周期信号Time输出至除法器一409进行除法操作，并将自加器一406与自加器二407都清零。若脉冲周期值信号大于计算周期预设值时，则脉冲个数信号Num为1，计算周期信号Time为当前的脉冲周期信号，并将由第二多路选择器MUX2输出的脉冲个数信号Num与由第三多路选择器MUX3输出的计算周期信号Time输出至除法器一409进行除法操作，并将自加器一406（自加器一406中为脉冲个数信号Num）与自加器二407（自加器二407中为计算周期信号Time）都清零。除法器一409的输出信号经由滤波器410进行滤波后输出脉冲频率信号。

零速判定模块5负责判定当前的速度传感器无脉冲输出时输出零速标识。在本发明的具体实施方式中设置了一个最大脉冲周期，在最大脉冲周期内没有接收到脉冲的上升沿后，即认为是无脉冲输入，并判定此时的速度为零，输出零速标识，其原理如附图7所示。零速判定模块5还进一步包括计时器四51和比较器四52。来自脉冲选择模块2的脉冲输入信号输入零速判定模块5，计时器四51对脉冲输入信号的上升沿进行捕捉，计时器四51的输出计时信号与预设的最大脉冲周期信号在比较器四52中进行比较，在最大脉冲周期内没有接收到脉冲的上升沿后，即认为是无脉冲输入，并判定此时的速度为零，当前速度传感器无脉冲输出，并输出零速标识。

占空比计算模块6的功能是实时计算脉冲输入信号的每个周期时间及高电平时间，将高电平时间除以周期即可得到占空比，其原理如附图8所示。占空比计算模块6还进一步包括脉冲高电平计时器61、脉冲周期计时器62和除法器二63，来自脉冲选择模块2的脉冲输入信号输入占空比计算模块6。脉冲高电平计时器61根据输入的脉冲输入信号计算脉冲的高电平时间，脉冲周期计时器62根据输入的脉冲输入信号计算脉冲的周期，由除法器二63将来自脉冲高电平计时器61的脉冲高电平时间信号与来自脉冲周期计时器62的脉冲周期信号进行除法运算，得到脉冲输入信号的占空比。

在附图4、5、7、8中的信号定义如下：CLK为时钟信号，Input为输入信号，Output为输出信号，Reset为复位信号，Start为开始信号，Enable为使能信号，Update为更新信号。

本发明使用FPGA和硬件描述语言来完成设计，并将所有的算法转变为硬件电路固化在FPGA上，具备较高的实时性、准确性和稳定性。本发明使用FPGA进行计算，它具备完全的并行性，且在FPGA内部资源充足的情况下，可在0.1~500KHz频率范围内同时进行多达数十路数输入脉冲的计算。本发明使用FPGA的触发器模块进行脉冲捕捉，可以轻松的并行捕捉多路输入脉冲。本发明在速度传感器具备相应功能的基础上支持速度方向判定、零速判定功能和脉冲占空比计算功能。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (7)

1.一种电机速度计算装置，其特征在于，包括：低通滤波模块（1）、脉冲选择模块（2）、方向判定模块（3）、频率计算模块（4）、零速判定模块（5）、占空比计算模块（6）和数据输出模块（7）；来自电机的速度传感器输出的一组速度脉冲信号脉冲输入A和脉冲输入B输入低通滤波模块（1）进行滤波，经过滤波处理的脉冲输入A和脉冲输入B均分别输出至方向判定模块（3）和脉冲选择模块（2）；所述方向判定模块（3）根据脉冲输入A和脉冲输入B的相位差判断出当前的速度方向，并将方向信号输出至数据输出模块（7）；所述脉冲选择模块（2）从脉冲输入A和脉冲输入B两个脉冲中选择出一个适合计算的脉冲分别输出至频率计算模块（4）、零速判定模块（5），以及占空比计算模块（6）；所述零速判定模块（5）负责判定当前的速度传感器无输出脉冲时，输出零速标识至数据输出模块（7）；所述频率计算模块（4）负责计算并输出脉冲频率至数据输出模块（7）；所述占空比计算模块（6）负责计算并输出当前脉冲的占空比信号至数据输出模块（7）。

2.根据权利要求1所述的一种电机速度计算装置，其特征在于：所述电机速度计算装置基于FPGA进行设计，脉冲输入A和脉冲输入B从所述FPGA的IO管脚输入至FPGA内部的低通滤波模块（1）进行滤波。

3.根据权利要求2所述的一种电机速度计算装置，其特征在于：经过低通滤波模块（1）滤波的脉冲输入A和脉冲输入B输入脉冲选择模块（2），所述脉冲选择模块（2）按照以下规则选择出一个适合计算的脉冲分别输出至频率计算模块（4）、零速判定模块（5），以及占空比计算模块（6）：

当脉冲输入A和脉冲输入B同时存在时，脉冲选择模块（2）输出脉冲输入A；

当脉冲输入A正常，脉冲输入B丢失时，脉冲选择模块（2）输出脉冲输入A；

当脉冲输入B正常，脉冲输入A丢失时，脉冲选择模块（2）输出脉冲输入B。

4.根据权利要求1至3中任一权利要求所述的一种电机速度计算装置，其特征在于：所述方向判定模块（3）包括脉冲合成器（31）、计时器一（32）、计时器二（33）和比较器一（34）；脉冲合成器（31）在输入系统时钟的上升沿判断脉冲输入A是否在上个系统时钟周期内出现了上升沿，若是则合成脉冲输出转为高电平；若脉冲输入B在上个系统时钟周期内出现了上升沿，则合成脉冲输出转为低电平；计时器一（32）计算合成脉冲输出的高电平时间，计时器二（33）计算脉冲输入A的周期，脉冲输入A的周期缩小一半后再通过比较器一（34）与合成脉冲输出的高电平时间进行比较，若脉冲输入A周期的一半小于合成脉冲输出的高电平时间，则说明合成脉冲输出的占空比大于50%，则通过比较器一（34）输出转向信号A；若脉冲输入A周期的一半大于合成脉冲输出的高电平时间，则通过比较器一（34）输出转向信号B。

5.根据权利要求4所述的一种电机速度计算装置，其特征在于：所述频率计算模块（4）包括计时器三（401）、锁存器一（402）、锁存器二（403）、比较器二（404）、比较器三（405）、自加器一（406）、自加器二（407）、减法器（408）、除法器一（409）、滤波器（410）和多路选择器，多路选择器包括第一多路选择器（MUX1）；来自脉冲选择模块（2）的脉冲输入信号输入频率计算模块（4），当脉冲输入信号的上升沿到来后，由计时器三（401）进行计数，所述锁存器一（402）将计时器三（401）的计时值作为此次脉冲的周期进行锁存，所述锁存器二（403）将上一个脉冲的周期进行锁存；当下一个脉冲输入信号输入时重启计时器三（401），进行下一次计时；锁存器一（402）中的值与锁存器二（403）中的值在减法器（408）中相减作为比较，如果比较值大于一个预设的最大变化周期限值，则由第一多路选择器（MUX1）输出的脉冲周期值信号为锁存器二（403）的值；如果比较值小于一个预设的最大变化周期限值，则由第一多路选择器（MUX1）输出的脉冲周期值信号为锁存器一（402）的值；脉冲周期值信号与计算周期预设值在比较器二（404）中进行比较，若脉冲周期值信号小于计算周期预设值，所述自加器二（407）将输入的脉冲周期值信号进行求和，所述自加器一（406）加1；当输入的脉冲周期值信号求和值大于计算周期预设值时，计算周期信号Time为对输入的脉冲周期值信号进行求和的信号，将脉冲个数信号Num与计算周期信号Time输出至除法器一（409）进行除法操作，并将自加器一（406）与自加器二（407）都清零；若脉冲周期值信号大于计算周期预设值时，则脉冲个数信号Num为1，计算周期信号Time为当前的脉冲周期信号，并将脉冲个数信号Num与计算周期信号Time输出至除法器一（409）进行除法操作，并将自加器一（406）与自加器二（407）都清零；所述除法器一（409）的输出信号经由滤波器（410）进行滤波后输出脉冲频率信号。

6.根据权利要求5所述的一种电机速度计算装置，其特征在于：所述零速判定模块（5）包括计时器四（51）和比较器四（52），来自脉冲选择模块（2）的脉冲输入信号输入零速判定模块（5），计时器四（51）对脉冲输入信号的上升沿进行捕捉，计时器四（51）的输出计时信号与预设的最大脉冲周期信号在比较器四（52）中进行比较，在最大脉冲周期内没有接收到脉冲的上升沿后，即认为是无脉冲输入，并判定此时的速度为零，当前速度传感器无脉冲输出，并输出零速标识。

7.根据权利要求6所述的一种电机速度计算装置，其特征在于：所述占空比计算模块（6）包括脉冲高电平计时器（61）、脉冲周期计时器（62）和除法器二（63），来自脉冲选择模块（2）的脉冲输入信号输入占空比计算模块（6），所述脉冲高电平计时器（61）根据输入的脉冲输入信号计算脉冲的高电平时间，所述脉冲周期计时器（62）根据输入的脉冲输入信号计算脉冲的周期，由除法器二（63）将来自脉冲高电平计时器（61）的脉冲高电平时间信号与来自脉冲周期计时器（62）的脉冲周期信号进行除法运算，得到脉冲输入信号的占空比。