CN102651044B - 一种仿真节点、多余度仿真计算机系统及方法 - Google Patents

Abstract

本发明公开了一种仿真节点、多余度仿真计算机系统和一种多余度仿真计算机系统仿真方法。在所述每个仿真节点内都安装有嵌入式系统时钟，使各个仿真节点都能以同样的仿真周期执行仿真操作。由于各个仿真节点内的嵌入式系统时钟是独立的，发生故障时，并不影响其他仿真节点的同步，保证了仿真节点同步的稳定性和安全性。另外，在每个仿真节点内配置CPCI板卡，以判断各个仿真节点在仿真过程中，是否保持同步，以及时排除不能保持同步的仿真节点，从而有效的保证各个仿真节点同步的稳定性，而且由于所述CPCI板卡比同步指示电路更为廉价，在有效保证各个仿真节点同步的稳定性的同时，降低生产成本。

Description

一种仿真节点、多余度仿真计算机系统及方法

技术领域

本发明涉及多余度同步仿真计算机系统领域，更具体的说，是涉及仿真节点、多余度仿真计算机系统及方法。

背景技术

目前，多余度仿真计算机系统已经在航空航天、轨道交通和兵器船舶等对可靠性有着严格要求的行业中广泛应用。每一个余度计算机都有能力正确处理信号的输入输出、模型的解构运算和数据的存储分发等操作。随着现代工业设备的研制，电子控制器越来越多，控制软件越来越复杂，为了实现控制软件与硬件设备研制保持同步，建设一套能够快速地开发和调试控制软件的调试平台是十分必要的，因此，多余度仿真计算机系统在仿真方面的研制得到了必然的发展。

在整个多余度仿真计算机系统中包括多个仿真计算机，即仿真节点。所述多个仿真节点共用一套独立的时钟系统以此来支持多速率数据交互并保证数据采样的实时性，以保证多个仿真节点相互之间的仿真同步。同时，多余度仿真计算机系统设置有同步指示电路，用于确定多余度计算机系统的同步性，并验证其异步度是否在规定的范围内。

但是，发明人在本申请的研究过程中发现，使用现有技术的方式，通过一套时钟系统来保障多个仿真节点的同步存在着巨大的风险，因为整个仿真计算机系统中存在多个仿真节点，且各个仿真节点都是独立的，一旦时钟系统出现故障，必将导致各个仿真节点的同步发生紊乱，进而导致整个多余度仿真计算机系统瘫痪，导致现有的多余度仿真计算机系统安全性较低。

发明内容

有鉴于此，本发明提供了一种仿真节点、多余度仿真计算机系统及方法，以克服现有技术中由于时钟系统同时为所有仿真节点提供时钟支持，一旦时钟系统出现故障就会导致同步系统紊乱，导致的安全性较低的问题。

为实现上述目的，本发明提供如下技术方案：

一种仿真节点，包括：

设置在仿真节点内的嵌入式系统时钟，用于预设时钟中断频率；

设置在仿真节点内的处理器，所述处理器包括第一处理模块，所述第一处理模块用于接收所述嵌入式系统时钟发送的时钟中断频率，控制所述仿真节点以所述时钟中断频率作为仿真周期，执行仿真操作。

优选的，所述仿真节点还包括：

设置在仿真节点内的紧凑型外设组件互连标准CPCI板卡，所述CPCI板卡用于产生与所述仿真节点相对应的数字IO量，并将所述数字IO量发送给处理器；

所述处理器还包括第二处理模块，所述第二处理模块用于接收自身CPCI板卡产生的数字IO量，同时接收其他仿真节点的数字IO量，判断所述数字IO量是否与其他仿真节点的数字IO量相同，并依据判断结果执行相应的操作。

优选的，所述仿真节点还包括：

示波器接口，用于将自身的数字IO量和接收到的其他仿真节点的数字IO量发送给示波器。

优选的，所述仿真节点还包括：

数据接口，用于接收所述远程的控制处理器发送的运行模型和/或控制指令，并将所述控制指令发送至所述处理器，所述控制指令至少包括：开始仿真指令、暂停仿真指令和停止仿真指令；

所述处理器还包括第三处理模块，所述第三处理模块用于接收所述运行模型，控制所述仿真节点依据所述运行模型执行仿真，并接收控制指令，依据所述控制指令执行相应的控制操作。

优选的，所述第一处理模块、第二处理模块和第三处理模块为相同的处理模块或不同的处理模块。

一种多余度仿真计算机系统，包括：多个仿真节点，所述仿真节点包括嵌入式系统时钟和第一处理模块，另外，所述仿真节点还可以包括：CPCI板卡、第二处理模块、示波器接口、数据接口和第三处理模块。

一种多余度仿真计算机系统仿真方法，包括：

预设每个仿真节点的嵌入式系统时钟的时钟中断频率；

判断多余度仿真计算机系统中所有仿真节点是否完成时钟中断频率的预设；

如果是，进入等待阶段，并在预设的等待时间后，返回执行判断多余度仿真计算机系统中所有仿真节点是否完成时钟中断频率的预设；

如果否，以所述时钟中断频率作为仿真周期，执行仿真操作。

优选的，所述方法还包括：

任选一个仿真节点，接收其他仿真节点的数字IO量，并将自身的数字IO量发送给其他仿真节点，判断所述仿真节点的数字IO量是否与其他仿真节点的数字IO量相同，如果该仿真节点的数字IO量与至少预设个数的其他仿真节点的数字IO量相同时，执行仿真操作；

如果所述仿真节点的数字IO量与其他所有仿真节点的数字IO量不同时，暂停自身的仿真操作，并在下一个仿真周期开始时，返回执行接收其他仿真节点的数字IO量，并判断该仿真节点的数字IO量是否与其他仿真节点的数字IO量相同的操作。

优选的，所述方法还包括：

判断所述仿真节点的连续暂停仿真操作次数是否在预设次数内，如果不在，终止仿真操作。

优选的，所述预设次数为三次。

本发明公开的所述仿真节点，在每个仿真节点内都安装有嵌入式系统时钟，使各个仿真节点都能以同样的仿真周期执行仿真操作。同时，如果一个或几个嵌入式系统时钟发生故障的话，由于各个仿真节点内的嵌入式系统时钟是独立的，并不影响其他仿真节点的同步，保证了仿真节点同步的稳定性和安全性。

特别的，通过在每个仿真节点内配置的CPCI板卡，能够判断出各个仿真节点在执行仿真操作的过程中，是否能够保持同步，以及时排除不能保持同步的仿真节点，从而有效的保证各个仿真节点同步的稳定性，因此，CPCI板卡能够有效替代原有的同步指示电路，由于所述CPCI板卡比同步指示电路更为廉价，在有效保证各个仿真节点同步的稳定性的同时，降低生产成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例公开的一种仿真节点的结构示意图；

图2为本发明实施例公开的又一种仿真节点的结构示意图；

图3为本发明实施例公开的一种多余度仿真方法的工作流程示意图；

图4为本发明实施例公开的又一种多余度仿真方法的工作流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明公开了一种仿真节点，用于解决现有技术中多余度仿真计算机系统在实现仿真同步时，存在的安全性低的问题。所述仿真节点的结构示意图如图1所示，包括：嵌入式系统时钟1和处理器2，其中，

所述嵌入式系统时钟1拥有高分辨率，并且有着非常高的可靠性和实时性，所以使用嵌入式系统时钟作为多余度仿真的时钟基准，能够达到仿真所要求的同步性能。

例如，VxWorks系统时钟的分辨率可精确到微秒，在实际应用时，所述嵌入式系统时钟1能够预设时钟中断频率，将所述预设的时钟中断频率作为仿真节点的仿真周期。多个仿真节点预设相同的仿真周期，从而确保多余度仿真计算机系统中的各个仿真节点拥有相等的仿真周期，也就是相等的IO(Input Output，输入、输出)节拍。

所述处理器2设置在所述仿真节点内，所述处理器2包括第一处理模块21，所述第一处理模块21用于接收所述嵌入式系统时钟发送的时钟中断频率，控制所述仿真节点以所述时钟中断频率作为仿真周期，执行仿真操作。

本发明公开的所述仿真节点，在每个仿真节点内都安装有嵌入式系统时钟1，使各个仿真节点都能以同样的仿真周期执行仿真操作，同时，如果一个或几个嵌入式系统时钟1发生故障，由于各个仿真节点内的嵌入式系统时钟1是独立的，并不影响其他仿真节点的同步，保证仿真节点同步的稳定性和安全性。

另外，如图2所示，本发明公开的仿真节点还包括：CPCI(CompactPeripheral Component Interconnect，紧凑型外设组件互连标准)板卡3，所述CPCI板卡3设置在所述仿真节点内，用于产生与所述仿真节点相对应的数字IO量，并将所述数字IO量发送给处理器。

在本实施例中，每一个仿真节点内嵌的嵌入式系统时钟在仿真开始前，提供仿真周期，使所述每个仿真节点同时开始执行仿真操作。但在整个仿真过程中，所述仿真节点独立完成仿真，由于各个仿真节点的系统时钟在不同主频的CPU(Central Processing Unit，中央处理器)之间存在微小误差，且在多个仿真周期之后，所述误差会累积，对仿真造成较大干扰，从而不能保证仿真同步。因此本申请中，通过所述CPCI板卡3，采用数字IO量作为同步指示信号，来校准仿真步长，以达到消除因为误差累积给仿真带来的影响。其中，各个仿真节点的数字IO量通过网络接口发送至其他仿真节点。

所述处理器2还包括第二处理模块22，所述第二处理模块22用于接收自身CPCI板卡产生的数字IO量，同时接收其他仿真节点的数字IO量，判断所述数字IO量是否与其他仿真节点的数字IO量相同，并依据判断结果执行相应的操作。

具体地，每个仿真周期结束之后，所述仿真节点的第二处理模块22接收到自身仿真节点及其他仿真节点的数字IO量，所述第二处理模块22通过判断所述仿真节点的数字IO量是否与其他的仿真节点的所述数字IO量相等，以确定所述仿真节点是否与其他仿真节点同步，并依据判断结果执行预设的操作。其中，当某个仿真节点的数字IO量与其他大多数，或预设个数的仿真节点的数字IO量相等时，则判断所述仿真节点和其他仿真节点同步；当某个仿真节点的数字IO量与其他大多数，或预设个数的仿真节点的数字IO量不相等时，则判断所述仿真节点和其他仿真节点不同步。其中，实际应用时，所述预设个数可以为2或其他值。

在判断出所述仿真节点是否和其他仿真节点同步时，可以采取相应的措施，以保持各个仿真节点的稳定同步。例如，在判断出某个仿真节点与其他仿真节点同步时，该仿真节点则继续执行仿真操作；若判断出某个仿真节点与其他仿真节点不同步时，则该仿真节点暂停仿真操作，待下次仿真周期结束后，继续采用上述的判断方法进行判断，如果该仿真节点与其他仿真节点保持同步，则继续执行仿真操作即可，如果连续三次，或其他预设的次数，该仿真节点都不能和其他仿真节点保持同步，则认为该仿真节点存在故障，终止该仿真节点的仿真操作。

所述仿真节点还包括：示波器接口4。所述示波器接口4连接示波器，用于将自身的数字IO量和接收到的其他仿真节点的数字IO量发送给示波器。示波器将接收到的各个仿真节点的数字IO量分别以独立波形的形式进行显示，进而操作人员可以通过对比波形之间在某一时刻的振幅差异，检测多余度仿真计算机系统的同步精度和可靠性。

本实施例中，CPCI板卡3和第二处理模块22，能够判断出各个仿真节点在执行仿真操作的过程中，是否能够保持同步，以及时排除不能保持同步的仿真节点，从而有效的保证各个仿真节点同步的稳定性，因此，CPCI板卡能够有效替代原有的同步指示电路，由于所述CPCI板卡3比同步指示电路更为廉价，在有效保证各个仿真节点同步的稳定性的同时，降低生产成本。而所述示波器接口4能够将各个数字IO量发送给示波器，便于工作人员通过示波器进行监控。

另外，所述仿真节点还包括数据接口5。所述数据接口5用于接收所述远程的控制处理器发送的运行模型和/或控制指令，并将所述控制指令发送至所述处理器，所述控制指令至少包括：开始仿真指令、暂停仿真指令和停止仿真指令。

控制处理器是一个通用的机器，比如windows系统的，用于运行模型的开发，代码的编译等，每次需要运行哪种模型，可以由所述控制处理器通过数据接口，将所述运行模型发送给所述仿真节点，具体的传输过程可以采用以太网或其它网络形式，如通过以太网交换机传输。

所述处理器2还包括第三处理模块23，所述第三处理模块23用于接收所述运行模型，控制所述仿真节点依据所述运行模型执行仿真，并接收控制指令，依据所述控制指令执行相应的控制操作，如开始仿真、暂停仿真和停止仿真等各项操作。

在实际应用时，所述第一处理模块21、第二处理模块22和第三处理模块23可以为相同的处理模块，也可以为不同的处理模块。

相应的，本发明还公开了一种多余度仿真计算机系统，所述多余度仿真计算机系统包括多个仿真节点，仿真节点的结构示意图请参阅图1和图2，对此不再加以阐述。其中，仿真节点的个数至少为三个。各个仿真节点之间为网络连接，可以通过网络交换机的形式实现数据交互，并且所述网络交换机的具体形式可以根据数据传输速率要求不同，可选择不同的媒介，比如光纤就是能保证高速传输的媒介，从而可以选用光纤交换机为网络交换机，实现各个仿真节点间的数据交互。

本发明还公开了一种多余度仿真计算机系统仿真方法，其工作流程示意图如图3所示，其中多余度仿真计算机系统包含多个仿真节点，所述仿真方法包括以下步骤：

步骤S11、预设每个仿真节点的嵌入式系统时钟的时钟中断频率，以将所述时钟中断频率作为仿真周期，使得各个仿真节点按照所述仿真周期进行仿真操作；在具体应用时，可以在每次仿真前都执行一次对时钟中断频率的预设，当多次仿真操作都为同一仿真周期时，也可以只预设一次时钟中断频率。

步骤S12、判断所有仿真节点是否完成预设，该判断结果，可以由各个仿真节点通过网络间进行数据交互得到，如果没有完成预设，则执行步骤S13的操作，如果已完成，则执行步骤S14的操作。

步骤S13、进入等待阶段，并在预设的等待时间后，返回执行步骤S12的操作，以判断所有仿真节点是否完成预设。

步骤S14、在所有仿真节点完成预设的同时，以所述时钟中断频率作为仿真周期，各个仿真节点执行仿真操作。

通过步骤S11至步骤S14的操作，使得每个仿真周期都是由所述嵌入式系统时钟严格规定的，且各个仿真节点在预设完成后，同时执行仿真操作，因此得到的结果就是所有的仿真节点同时开始仿真，并且每次仿真的时间都是一样的，保证了各个仿真节点的同步，且各个仿真节点的同步用时钟系统，即嵌入式系统时钟，是相互独立的，某一个仿真节点因为同步用时钟出现异常而被隔离出系统时，不会影响到其他仿真节点的正常工作，提高了仿真操作的安全性。

另外，参见图4，所述方法还包括：

步骤S15、任选一个仿真节点，通过网络连接，接收其他仿真节点的数字IO量，并将自身的数字IO量发送给其他仿真节点。

步骤S16、判断所述仿真节点的数字IO量是否与其他仿真节点的数字IO量相同，如果该仿真节点的数字IO量与大多数或至少预设个数的其他仿真节点的数字IO量相同时，则执行步骤S17，如果不同，则执行步骤S18。

步骤S17、该仿真节点的数字IO量与至少预设个数的其他仿真节点的数字IO量相同，说明所述仿真节点保持同步，执行仿真操作。

其中，预设个数依据多余度仿真计算机系统中仿真节点的个数进行设定，且设定的数值保证系统同步的精准度较高。如仿真节点个数为三个时，预设个数可以为两个。

步骤S18、如果所述仿真节点的数字IO量与其他所有仿真节点的数字IO量不同，则说明所述仿真节点没有保持同步，暂停自身的仿真操作，并判断连续暂停的次数。

步骤S19、判断所述仿真节点的连续暂停次数是否在预设的次数内，如果在，即返回执行步骤S15，如不在，则执行步骤S20。

步骤S20、所述仿真节点的连续暂停仿真操作次数不在预设次数内，说明所述仿真节点不能保持同步，终止该仿真节点的仿真操作。

在以上步骤中，所述预设次数可以为任意次数，在实际应用中，通常设定为三次。另外，在步骤S15后，还可以将数字IO量发送给示波器，由工作人员通过示波器进行监控。

步骤S15至步骤S20公布的实施例，能够判断出各个仿真节点在执行仿真操作的过程中，是否能够保持同步，以及时排除不能保持同步的仿真节点，从而有效的保证各个仿真节点同步的稳定性。

综上所述，本发明所公开的仿真节点，每个仿真周期都是由所述嵌入式系统时钟严格规定的，且各个仿真节点在仿真周期预设完成后，同时执行仿真操作，即所有的仿真节点同时开始仿真，并且每次仿真的时间相同，从而保证了各个仿真节点的同步，且各个仿真节点的同步用时钟系统，即嵌入式系统时钟，是相互独立的，某一个仿真节点因为同步用时钟出现异常而被隔离出系统时，不会影响到其他仿真节点的正常工作，提高仿真操作的稳定性和安全性。

特别的，CPCI板卡的应用，能够判断出各个仿真节点在执行仿真操作的过程中，是否能够保持同步，以及时排除不能保持同步的仿真节点，从而有效的保证了各个仿真节点同步的稳定性，同时采用更为廉价的CPCI板替代原有的同步指示电路，降低了仿真节点和多余度仿真计算机系统的生产成本。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种仿真节点，其特征在于，包括：

设置在仿真节点内的嵌入式系统时钟，用于预设时钟中断频率；

设置在仿真节点内的处理器，所述处理器包括第一处理模块，所述第一处理模块用于接收所述嵌入式系统时钟发送的时钟中断频率，控制所述仿真节点以所述时钟中断频率作为仿真周期，执行仿真操作；

设置在仿真节点内的紧凑型外设组件互连标准CPCI板卡，所述CPCI板卡采用数字IO量作为同步指示信号，来校准仿真步长，用于产生与所述仿真节点相对应的数字IO量，并将所述数字IO量发送给处理器；

所述处理器还包括第二处理模块，所述第二处理模块用于接收自身CPCI板卡产生的数字IO量，同时接收其他仿真节点的数字IO量，判断所述数字IO量是否与其他仿真节点的数字IO量相同，并依据判断结果执行相应的操作。

2.根据权利要求1所述的仿真节点，其特征在于，所述仿真节点还包括：

示波器接口，用于将自身的数字IO量和接收到的其他仿真节点的数字IO量发送给示波器。

3.根据权利要求1所述的仿真节点，其特征在于，所述仿真节点还包括：

数据接口，用于接收远程的控制处理器发送的运行模型和/或控制指令，并将所述控制指令发送至所述处理器，所述控制指令至少包括：开始仿真指令、暂停仿真指令和停止仿真指令；

所述处理器还包括第三处理模块，所述第三处理模块用于接收所述运行模型，控制所述仿真节点依据所述运行模型执行仿真，并接收控制指令，依据所述控制指令执行相应的控制操作。

4.根据权利要求1所述的仿真节点，其特征在于，所述第一处理模块、第二处理模块和第三处理模块为相同的处理模块或不同的处理模块。

5.一种多余度仿真计算机系统，其特征在于，包括：多个如权利要求1至权利要求4任一项所述的仿真节点。

6.一种多余度仿真计算机系统仿真方法，其特征在于，包括：

预设每个仿真节点的嵌入式系统时钟的时钟中断频率；

判断多余度仿真计算机系统中所有仿真节点是否完成时钟中断频率的预设；

如果否，进入等待阶段，并在预设的等待时间后，返回执行判断多余度仿真计算机系统中所有仿真节点是否完成时钟中断频率的预设；

如果是，以所述时钟中断频率作为仿真周期，执行仿真操作；

所述仿真节点还包括，设置在仿真节点内的紧凑型外设组件互连标准CPCI板卡；

任选一个仿真节点，所述仿真节点通过所述CPCI板卡接收其他仿真节点CPCI板卡的数字IO量，并将自身的数字IO量发送给其他仿真节点，判断所述仿真节点的数字IO量是否与其他仿真节点的数字IO量相同，如果该仿真节点的数字IO量与至少预设个数的其他仿真节点的数字IO量相同时，执行仿真操作；

如果所述仿真节点的数字IO量与其他所有仿真节点的数字IO量不同时，暂停自身的仿真操作，并在下一个仿真周期开始时，返回执行接收其他仿真节点的数字IO量，并判断该仿真节点的数字IO量是否与其他仿真节点的数字IO量相同的操作。

7.根据权利要求6所述的方法，其特征在于，所述方法还包括：

判断所述仿真节点的连续暂停仿真操作次数是否在预设次数内，如果不在，终止仿真操作。

8.根据权利要求7所述的方法，其特征在于，所述预设次数为三次。

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