CN102621538B

CN102621538B - 雷达信号处理机中的截位电路及其截位方法

Info

Publication number: CN102621538B
Application number: CN 201210118318
Authority: CN
Inventors: 史江一; 田映辉; 邸志雄; 杨哲; 马晓华; 马佩军; 郝跃; 闵俊红; 苏涛
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2012-04-20
Filing date: 2012-04-20
Publication date: 2013-10-16
Anticipated expiration: 2032-04-20
Also published as: CN102621538A

Abstract

本发明公开了一种雷达信号处理机中的截位电路及其方法，主要解决现有雷达信号处理中脉冲压缩和动目标检测截位模块精度低的问题。本发明包括归一化单元、选大单元和截取单元；归一化单元利用反相器、累加器和二选一多路选择器实现对输入数据的归一化，其输出数据作为选大单元的输入数据；选大单元使用二输入或门、数据寄存器、二选一多路选择器、二十五选一多路选择器和计数器来实现对一组输入数据中的最大数据中最高非零位的位数的选择，并将该选择结果作为截取单元的输入数据；截取单元使用二选一多路选择器、计数器、数据寄存器和十二选一多路选择器来实现对输入数据的截位。本发明相对于传统方法具有截位精度高的优点，可用于雷达信号处理。

Description

雷达信号处理机中的截位电路及其截位方法

技术领域

本发明属于雷达信号处理领域，特别涉及雷达信号处理机中的截位，可用于雷达信号处理中的脉冲压缩和动目标检测。

背景技术

雷达以辐射电磁波并检测目标反射的回波为方式工作，通过回波提供目标的信息，通过测量电磁波传播到目标并返回的时间可得到目标的距离。目标的方位通过方向性天线测量回波信号的到达角来确定。动目标的多普勒效应使雷达接受的回波信号产生频移，因而即使固定目标的回波信号幅度比动目标的回波信号幅度大多个数量级时，雷达也可根据频移将希望检测的动目标和不希望检测的固定目标区分开。雷达通过距离分辨力和角度分辨力这两个参数来对目标的尺寸和形状特征进行识别，其中，距离分辨力由雷达信号的带宽决定，角度分辨力由雷达天线的电尺寸决定。

由上可知分辨力是衡量雷达系统性能的重要参数，也是衡量雷达信号处理机性能的重要指标。通常的雷达信号处理操作由数字下变频、脉冲压缩、动目标显示、动目标检测和恒虚警组成。其中脉冲压缩和动目标检测需要对数据进行截位，即从位宽为26比特的数据中提取其中有用的16比特位，作为输出数据，不同的截位方法导致雷达系统具有不同的精度进而影响雷达信号处理机的分辨力。

传统的截位方法有两种，一种根据回波数据的值，人工进行截位，这种根据人工经验进行截位的方法会造成系统的自动化程度低、精度低，且容易出现漏洞进而影响雷达系统的工作，造成虚警误警；另一种方法是直接截取数据的高位，这种方法自动化程度高，但是精度不高。如发表于《现代电子技术》2010年14期的论文《基于FPGA的数字脉冲压缩系统实现》中提到的截位方法就是采用截取高位的方法，这会使一些有用的信息被丢掉，影响精度。

发明内容

本发明的目的在于克服上述传统技术的不足，提出一种能避免原有数据的有效信息被丢失的雷达信号处理机的截位电路及其截位方法，使被截位数据的有效信息得到充分的利用，提高雷达信号处理机中脉冲压缩单元和动目标检测单元的精度。

实现本发明目的技术思路是，利用前一组数据的最大值来决定当前组数据的截位位置，以保证原有数据中的有效信息被充分利用。其具体实现步骤如下：

为实现上述目的，本发明雷达信号处理机中的截位电路,包括：归一化单元、选大单元和截取单元；

所述归一化单元，包括反相器、累加器和第一二选一多路选择器；反相器用于对输入数据D进行取反，取反后的数据进入累加器；累加器对该数据进行加1，得到补码数据R；第一二选一多路选择器根据输入数据D的最高位选择输出数据，如果输入数据D的最高位为1，则第一二选一多路选择器的输出数据为R，否则第一二选一多路选择器的输出数据为D；

所述选大单元，包含二输入或门、第一数据寄存器、第二二选一多路选择器、二十六选一多路选择器和第一计数器；二输入或门对当前脉冲重复周期PRT内所有数据取或后，通过第一数据寄存器输出寄存操作的结果P给二十六多路选择器，并将寄存结果P反馈给二输入或门；第二二选一多路选择器根据第一计数器的值选择输出数据Q；第一计数器对脉冲重复周期PRT内输入数据的个数进行计数；二十六选一多路选择器根据输出数据Q的值，选出Q的最高非零位所在的位置n，n为整数，0≤n≤25；

所述截取单元,包含第三二选一多路选择器、第二计数器、第二数据寄存器和十二选一多路选择器；第二计数器对脉冲重复周期PRT内输入数据的个数进行计数；第三二选一多路选择器根据第二计数器的值选择输出数据，如果第二计数器的值等于脉冲重复周期PRT内数据的个数，则输出数据m为选大单元的输出结果n，否则输出数据m为该第三二选一多路选择器的输出值经过第二数据寄存器寄存之后的反馈值r；该第三二选一多路选择器的输出数据m作为十二选一多路选择器的选择信号，如果m=24或者m=25,则该十二选一多路选择器输出结果为归一化单元输入数据Ｄ的前16位；如果14≤m≤23，则输出结果的最高位为归一化单元输入数据D的最高位，输出结果的后15位为归一化单元输入数据D的第m+1位到m-13位；如果0≤m≤13，则输出结果的最高位为归一化单元输入数据D的最高位，输出结果的后15位为归一化单元输入数据D的后15位。

所述的归一化单元、选大单元和截取单元依次串联连接。

所述的选大单元中的第二二选一多路选择器，是根据第一计数器的值选择输出数据Q，如果第一计数器的值等于脉冲重复周期PRT内数据的个数，则第二二选一多路选择器的输出数据Q为选大单元中第一数据寄存器的输出结果P，否则第二二选一多路选择器的输出数据Q为0。

所述选大单元中的二十六选一多路选择器，是根据第二二选一多路选择器的输出数据Q的值选择输出数据n，如果Q的最高非零位的位置为a，则输出数据n=a，如果Q=0，则输出数据n=0；截位电路中所述的第二计数器用于对输入到截位电路中的数据进行计数，每进一个数计数器的值加一，当计数器的值等于脉冲重复周期PRT内的数据数时，计数器清零；截取单元中十三选一多路选择器的输入分别是归一化单元输入数据Ｄ的前16位；归一化单元输入数据D的最高位和归一化单元输入数据D的第m+1位到m-13位的位拼接，这里14≤m≤23；归一化单元输入数据D的最高位和归一化单元输入数据D的后15位的位拼接，这里0≤m≤13。

为了实现上述目的，本发明利用所述截位电路进行截位的方法，包括如下步骤：

1）使用归一化单元对输入数据D进行归一化，如果输入数据D是负数，则归一化单元输出输入数据D的相反数，如果输入数据D是正数或零，则归一化单元输出输入数据D本身；

2）使用选大单元对当前脉冲重复周期PRT内由归一化单元输出的所有数据进行逻辑或操作，得到数据A，并确定数据A中的最高非零位位置p，作为选大单元的输出，其中p为整数，0≤p≤25；

3)截取单元对下一组脉冲重复周期PRT内的输入数据D进行截取，取其最高位作为输出数据的最高位；并根据数据A中的最高非零位位置p进行输出数据的后15位截取，如果p=24或者p=25,则将输入数据Ｄ的第24位到第10位作为输出结果的后15位；如果14≤p≤23，则将输入数据D的第p+1位到第p-13位作为输出结果的后15位；如果0≤p≤13，则输入数据D的后15位作为输出结果的后15位。

本发明由于采用选大单元对当前脉冲重复周期PRT内由归一化单元输出的所有数据进行逻辑或操作,因而使被截位数据的有效信息得到充分的利用；同时由于截取单元根据选大单元输出数据最高非零位的位置进行截取，因而提高了雷达信号处理机中脉冲压缩单元和动目标检测单元的精度；此外由于截取单元直接对输入数据进行截取，因而提高了它的实时性，同时相比于人工截位的方法，它的自动化程度更高；仿真结果表明，本发明显著提高了检测精度、且实时性强，自动化程度高。

附图说明

图1为本发明雷达信号处理截位电路的整体电路图；

图2为本发明雷达信号处理的截位方法流程图；

图3为本发明雷达信号处理截位电路的输出数据波形图；

图4为用本发明和现有方法对最高非零位位置p=23时的截位仿真数据对比图；

图5为用本发明和现有方法对最高非零位位置p=13时的截位仿真数据对比图。

具体实施方式

参照图1，本发明的截位电路,包括归一化单元、选大单元和截取单元，它们之间依次串联连接。

所述归一化单元，包括反相器1、累加器2和第一二选一多路选择器3；反相器1用于对输入数据D进行取反，取反后的数据进入累加器2；累加器2对该数据进行加1，得到补码数据R；第一二选一多路选择器3根据输入数据D的最高位选择输出数据，如果输入数据D的最高位为1，则第一二选一多路选择器3的输出数据为R，否则第一二选一多路选择器3的输出数据为D；

所述选大单元，包含二输入或门4、第一数据寄存器5、第二二选一多路选择器6、二十六选一多路选择器7和第一计数器8；二输入或门4对当前脉冲重复周期PRT内所有数据取或后，通过第一数据寄存器5输出寄存操作的结果P给二十六多路选择器7，并将寄存结果P反馈给二输入或门4；第二二选一多路选择器6，是根据第一计数器8的值选择输出数据Q，如果第一计数器8的值等于脉冲重复周期PRT内数据的个数，则第二二选一多路选择器6的输出数据Q为选大单元中第一数据寄存器5的输出结果P，否则第二二选一多路选择器6的输出数据Q为0；第一计数器8对脉冲重复周期PRT内输入数据的个数进行计数，每输入一个数据第一计数器8的值加一，当第一计数器8的值等于脉冲重复周期PRT内的数据数时，第一计数器8清零；二十六选一多路选择器7根据第二二选一多路选择器6的输出数据Q的值选择输出数据n，如果Q的最高非零位的位置为a，则输出数据n=a，如果Q=0，则输出数据n=0，n为整数，0≤n≤25；

所述截取单元,包含第三二选一多路选择器9、第二计数器10、第二数据寄存器11和十二选一多路选择器12；第二计数器10用于对输入到截位电路中的数据进行计数，每进一个数第二计数器10的值加一，当第二计数器10的值等于脉冲重复周期PRT内的数据数时，第二计数器10清零；第三二选一多路选择器9根据第二计数器10的值选择输出数据，如果第二计数器10的值等于脉冲重复周期PRT内数据的个数，则输出数据m为选大单元的输出结果n，否则输出数据m为该第三二选一多路选择器9的输出值经过第二数据寄存器11寄存之后的反馈值r；该第三二选一多路选择器9的输出数据m作为十二选一多路选择器12的选择信号；如果m=24或者m=25,则该十二选一多路选择器12输出结果为归一化单元输入数据Ｄ的前16位；如果14≤m≤23，则输出结果的最高位为归一化单元输入数据D的最高位，输出结果的后15位为归一化单元输入数据D的第m+1位到m-13位；如果0≤m≤13，则输出结果的最高位为归一化单元输入数据D的最高位，输出结果的后15位为归一化单元输入数据D的后15位。

参照图2，本发明的截位方法，包括如下步骤：

步骤1，使用归一化单元对输入数据D进行归一化，如果输入数据D是负数，则归一化单元的输出为输入数据D的相反数，如果输入数据D是正数或零，则归一化单元的输出为输入数据D的本身，其中输入数据Ｄ为26比特位的数据,即第0位到第25位。

步骤2，在雷达回波信号的当前组脉冲重复周期PRT内，使用选大单元对由归一化单元输出的所有数据进行逻辑或操作，得到所有数据的逻辑或结果A，并将该逻辑或结果A中的最高非零位位置p，作为选大单元的输出结果W，其中p为整数，0≤p≤25。

步骤3，截取单元对雷达回波信号的下一组脉冲重复周期PRT内的输入数据D进行截取，截取后的输出数据为16比特位的数据，即第0位到第15位：

3a)取输入数据D的最高位，即第25位作为输出数据的第15位；

3b)根据选大单元的输出结果W对输出数据的后15位进行截取；如果W=24或者W=25,则将输入数据Ｄ的第24位到第10位作为输出结果的后15位；如果14≤W≤23，则将输入数据D的第W+1位到第W-13位作为输出结果的后15位；如果0≤W≤13，则将输入数据D的后15位作为输出结果的后15位。

本发明的效果可通过以下仿真进一步说明：

仿真1，本发明使用VerilogHDL语言对整个电路进行寄存器传输RTL级代码描述，用matlab编写程序作为雷达信号处理截位电路的数据准备，使用Cadence公司的NC-Verilog工具完成功能仿真，结果如图3所示。

仿真2，当选大单元输出的最高非零位位置p=23时，利用NC-Verilog工具对本发明中的截取方法进行仿真，提取仿真数据X1；再次利用NC-Verilog工具对现有《基于FPGA的数字脉冲压缩系统实现》中的截取方法进行仿真，提取仿真数据Y1，并用matlab对仿真数据X1和Y1进行对比，对比结果如图4所示，图4中横坐标为时间，纵坐标为回波信号幅值,其中，图4(a)为采用本发明进行截取的数据X1的仿真结果图，图4(b)为采用现有《基于FPGA的数字脉冲压缩系统实现》中的截取方法进行截取的数据Y1的仿真结果图。

仿真3，当选大单元输出的最高非零位位置p=13时，利用NC-Verilog工具对本发明中的截取方法进行仿真，提取仿真数据X2；利用NC-Verilog工具对现有《基于FPGA的数字脉冲压缩系统实现》中的截取方法进行仿真，提取仿真数据Y2，并用matlab对仿真数据X2和Y2进行对比，对比结果如图5所示，图5中横坐标为时间，纵坐标为回波信号幅值,其中，图5(a)为采用本发明进行截取的数据X2的仿真结果图，图5(b)为采用《基于FPGA的数字脉冲压缩系统实现》中的截取方法进行截取的数据Y2的仿真结果图；

图4和图5表明：若选大单元输出的最高非零位位置p满足14≤p≤23，则本发明的精度比现有《基于FPGA的数字脉冲压缩系统实现》中的截取方法提高了2^24-p倍；若p＜14，则本发明的精度比现有《基于FPGA的数字脉冲压缩系统实现》中的截取方法提高2¹¹倍。

Claims

1.一种雷达信号处理机中的截位电路,其特征在于，它包括：归一化单元、选大单元和截取单元；

所述归一化单元，包括反相器(1)、累加器(2)和第一二选一多路选择器（3）；反相器（1）用于对输入数据D进行取反，取反后的数据进入累加器（2）；累加器（2）对该数据进行加1，得到补码数据R；第一二选一多路选择器（3）根据输入数据D的最高位选择输出数据，如果输入数据D的最高位为1，则第一二选一多路选择器（3）的输出数据为R，否则第一二选一多路选择器（3）的输出数据为D；

所述选大单元，包含二输入或门（4）、第一数据寄存器（5）、第二二选一多路选择器（6）、二十六选一多路选择器(7)和第一计数器（8）；二输入或门（4）对当前脉冲重复周期PRT内所有数据取或后，通过第一数据寄存器（5）输出寄存操作的结果P给二十六选一多路选择器（7），并将寄存结果P反馈给二输入或门（4）；第二二选一多路选择器（6）根据第一计数器（8）的值选择输出数据Q；第一计数器（8）对脉冲重复周期PRT内输入数据的个数进行计数；二十六选一多路选择器（7）根据输出数据Q的值，选出Q的最高非零位所在的位置n，n为整数，0≤n≤25；

所述截取单元,包含第三二选一多路选择器（9）、第二计数器（10）、第二数据寄存器（11）和十二选一多路选择器（12）；第二计数器（10）对脉冲重复周期PRT内输入数据的个数进行计数；第三二选一多路选择器（9）根据第二计数器（10）的值选择输出数据，如果第二计数器（10）的值等于脉冲重复周期PRT内数据的个数，则输出数据m为选大单元的输出结果n，否则输出数据m为该第三二选一多路选择器（9）的输出值经过第二数据寄存器（11）寄存之后的反馈值r；该第三二选一多路选择器（9）的输出数据m作为十二选一多路选择器（12）的选择信号，如果m=24或者m=25,则该十二选一多路选择器（12）输出结果为归一化单元输入数据Ｄ的前16位；如果14≤m≤23，则输出结果的最高位为归一化单元输入数据D的最高位，输出结果的后15位为归一化单元输入数据D的第m+1位到m-13位；如果0≤m≤13，则输出结果的最高位为归一化单元输入数据D的最高位，输出结果的后15位为归一化单元输入数据D的后15位。

2.根据权利要求1所述的截位电路，其特征在于，归一化单元、选大单元和截取单元依次串联连接。

3.根据权利要求1所述的截位电路，其特征在于，选大单元中的第二二选一多路选择器（6），是根据第一计数器（8）的值选择输出数据Q，如果第一计数器（8）的值等于脉冲重复周期PRT内数据的个数，则第二二选一多路选择器（6）的输出数据Q为选大单元中第一数据寄存器（5）的输出结果P，否则第二二选一多路选择器（6）的输出数据Q为0。

4.根据权利要求1所述的截位电路，其特征在于，选大单元中的二十六选一多路选择器（7），是根据第二二选一多路选择器（6）的输出数据Q的值选择输出数据n，如果Q的最高非零位的位置为a，则输出数据n=a，如果Q=0，则输出数据n=0。

5.根据权利要求1所述的截位电路，其特征在于，截位电路中所述的第二计数器（10）用于对输入到截位电路中的数据进行计数，每进一个数计数器的值加一，当计数器的值等于脉冲重复周期PRT内的数据数时，计数器清零；截取单元中十二选一多路选择器（12）的输入分别是归一化单元输入数据Ｄ的前16位；归一化单元输入数据D的最高位和归一化单元输入数据D的第m+1位到m-13位的位拼接，这里14≤m≤23；归一化单元输入数据D的最高位和归一化单元输入数据D的后15位的位拼接，这里0≤m≤13。

6.一种利用权利要求1所述雷达信号处理机中的截位电路进行截位的方法，包括如下步骤：

3）截取单元对下一组脉冲重复周期PRT内的输入数据D进行截取,即取输入数据D的最高位作为输出数据的最高位,并根据数据A中的最高非零位位置p对输出数据的后15位进行截取，如果p=24或者p=25,则将输入数据Ｄ的第24位到第10位作为输出结果的后15位；如果14≤p≤23，则将输入数据D的第p+1位到第p-13位作为输出结果的后15位；如果0≤p≤13，则输入数据D的后15位作为输出结果的后15位。