CN102611457B - 一种多维tcm译码器 - Google Patents

Abstract

本发明公开了一种多维TCM译码器包括：控制模块、同步检测模块、分支度量模块、辅助网格模块、ACS模块、回溯模块和差分模块。其中，同步检测模块分别由辅助网格模块产生的硬判决码字、ACS模块产生的路径度量归一化信号和回溯模块产生的译码码字，并对路径度量归一化信号进行计数，当计数值达到计数门限N时，如果译码码字与硬判决码字之差小于阈值门限M，则产生数据同步信号并输出到控制模块；否则产生数据失步信号并输出到控制模块。控制模块当接收到数据同步信号或数据失步信号时，对输入的同步译码数据进行排序后输出或对失步的译码数据通过延时同步后排序输出。本发明可利用译码器的中间结果实现对输入译码数据的盲同步，且不造成对译码器性能的损失。

Description

一种多维TCM译码器

技术领域

本发明属于TCM译码技术领域，涉及一种多维TCM译码器。 

背景技术

以往的编码技术是以增加系统带宽而换取编码增益的，这对于深空通信和早期的卫星通信等带宽富裕的场合是适合的，而对于诸如电话通信和海量高速数据传输这类带宽严格受限的系统就不是很合适。特别是今天，一方面高数据率要求系统的带宽效率要高，另一方面成本或移动性要求小天线与低发射功率。TCM(网格编码调制)技术的问世，为上述两个方面提供了解决途径。 

将TCM用于高速数据传输时，若使用编码符号速率与调制符号速率等同的二维TCM，对译码器的处理速度具有较高的要求，例如在信息速率为300Mbps编码效率为2/3的TCM-8PSK中，如使用二维TCM，那么译码器将以150Msps的符号速率进行路径的搜索。如果采用同样的信息速率和编码效率四维的TCM，那么在译码器中，路径搜索将以75Msps的符号速率进行。在相同的吞吐量条件下，采用2*D维TCM能使译码器的处理速率降到二维TCM的1/D，这使得多维TCM在高速数据传输中具有很大的吸引力。 

但使用多维TCM会带来新的问题，若在译码端不能正确判断哪几个连续接收的调制符号属于同一个编码符号，将无法进行正确的译码，即编码符号同步问题。现有技术中，通常采用非盲同步插入导频法，即每隔一段特定的时间在待传输的数据流中插入一段已知的同步信息比特来获取编码符号的同步信息的方法，这种方法会增加系统带宽，降低信息的传输效率。关于盲同步的方法，前期的研究均不可利用Viterbi译码器运算的中间结果，一直没得到广泛的应用，而近年来开始研究利用Viterbi译码器的中间结果的盲同步方法，取得了比较好的效果，如(杨军，张尔扬，多维TCM的编码符号同步方法，国防科技大 学学报，2005年，第27卷第5期，48-51.)，该文献提出了两种多维TCM编码符号盲同步方法，一种是累加相位差同步法是对这种相位差累加同步法的一种改进，这种方法可以利用Viterbi译码器当前各状态的最小累加和值与L个时刻之前保存路径中此状态的累加和值之差来直接获取相位差累加值，降低了计算累加和值的复杂度，但该方法在每次判断时还需要处理浮点数或多比特量化的定点数的减法和比较，复杂度还是较高。另一种是回溯初始状态比较同步法。在该方法中，若编码符号同步正确，那么接收的调制符号在Viterbi译码器中会沿着一条正确的路径延伸。若接收的多维符号在译码器中不同步，在编码网格中不存在这样的路径。通过判断当前大多数状态的幸存路径在L时刻前的状态相同与否，来判断编码符号是否同步。对于2D维TCM，回溯初始状态比较同步法需要进行M次比较，并且需要回溯M条幸存路径。需要的运算量比累计度量和同步法还要大。对高速硬件实现是非常不利的。 

发明内容

本发明的技术解决问题是：针对现有技术的不足，提供了一种多维TCM译码器，采用本发明可利用译码器的中间结果实现对输入译码数据的盲同步，且不对译码器的性能造成损失。 

本发明的技术解决方案是： 

一种多维TCM译码器，包括：控制模块、同步检测模块、分支度量模块、辅助网格模块、ACS模块、回溯模块和差分模块， 

所述分支度量模块根据输入的同步译码数据产生分支度量值和分支度量值的符号值并输出到辅助网格模块； 

所述辅助网格模块根据输入的分值度量值产生分支度量和值输出给ACS模块；再根据分支度量和值获得硬判决码字以及与分支度量和值对应的路径信息，其中，所述的硬判决码字输出给同步检测模块，所述路径信息输出到回溯模块； 

所述ACS模块根据输入的分支度量和值获得编码过程中产生分支度量和值的状态信号和路径度量信号，并根据路径度量信号产生路径度量归一化信号， 所述状态信号输出给回溯模块，所述路径度量归一化信号输出给同步检测模块；并将迭代译码过程中，最大路径度量信号的状态信号输出给回溯模块； 

所述回溯模块根据输入的产生分支度量和值的状态信号状态、最大路径度量信号的状态信号和路径信息生成译码码字，并将译码码字分别输出到同步检测模块和差分模块； 

所述差分模块对输入的译码码字进行星座逆映射，产生译码结果并输出。 

所述同步检测模块对输入的路径度量归一化信号进行计数，当计数值达到计数门限N时，如果译码码字与硬判决码字之差小于阈值门限M，则产生数据同步信号并输出到控制模块；否则产生数据失步信号并输出到控制模块；其中，所述计数门限N是由所述控制模块在同步检测模块产生的数据同步信号或数据失步信号的间隔内接收到的输入译码数据的总比特数确定；所述阈值门限M是通过统计辅助网格模块产生的硬判决码字与回溯模块产生的译码码字的平均差异比特数确定的； 

所述控制模块若接收到数据同步信号，则将输入的译码数据中各路的并行数据分别排序后作为同步译码数据输出到分支度量模块；若接收到数据失步信号，确定输入的译码数据中各路并行数据的延时节拍，根据延时节拍对并行数据进行延时获得同步的并行数据；对同步的并行数据排序后作为同步译码数据输出到分支度量模块。 

本发明与现有技术相比具有如下优点： 

本发明的多维TCM译码器利用译码过程中的中间结果数据对输入译码数据的同步或失步状态进行判断与现有技术中在待译码数据中插入一段已知的同步信息比特来获取编码符号的同步信息-插入导频法相比，提高了对译码数据的传输效率；所述的同步检测模块是利用译码码字、硬判决码字和路径度量归一化信号实现对译码数据同步或失步状态的判断，判断方法可以只通过累加器和比较器实现对数据同步或失步信号的提取，与现有累加相位盲同步法相比，明显降低了对浮点数的运算，实现复杂度低、所需硬件资源少。且同步检测在判断 数据同步信号或数据失步信号时的对路径度量归一化信号的计数门限和译码码字与硬判决码字之差小于阈值门限为预先设定，不需要根据信噪比的变化来动态调整同步门限，因此几乎可以不造成译码性能的损失。在控制模块中根据同步检测模块输入的数据同步信号或数据失步信号进行操作，在译码数据失步时，仅通过延时器实现了对多路并行数据的同步，降低了对失步译码数据进行调整的实现复杂度。 

附图说明

图1为本发明示意图； 

图2为控制模块状态机； 

图3为控制模块顺序调整实现框图； 

图4为同步检测模块电路图； 

图5为映射方式图； 

图6为CCSDS标准的(4，3，6)卷积码编码器框图； 

图7为ACS上一状态到当前状态的转移示意图； 

图8为回溯模块译码流程图； 

图9为本发明译码性能曲线图。 

具体实施方式

如图1所示为本发明所述多维TCM译码器，包括控制模块、同步检测模块、分支度量模块、辅助网格模块、ACS模块、回溯模块和差分模块。其中，分支度量模块、辅助网格模块、ACS模块、回溯模块构成译码器的译码结构部分。 

控制模块根据同步检测模块输入的数据同步信号或数据失步信号对输入的译码数据进行同步和排序后输入到译码器的译码结构中。对于本发明所述的多维TCM译码器的输入译码数据分为I、Q两路后，又可在I路或Q路上分别分为多路的并行数据。在同步检测模块中用于产生数据同步信号或数据失步信号的输入信号包括译码结构中辅助网格模块产生的硬判决码字、ACS模块产生的路径度量归一化信号和回溯模块产生的译码码字。 

控制模块接收输入的译码数据，并根据同步检测模块产生的数据同步信号 或数据失步信号对同步的译码数据或失步的译码数据进行不同的操作。若由同步检测模块输入的为数据同步信号，则控制模块直接对译码数据中I路和Q路中各自的并行数据分别进行排序后形成同步译码数据输入到译码器的译码结构中。若由同步检测模块输入的为数据失步信号，则控制模块对I路和Q路中各自的并行数据中的每一路数据进行判断确定每路数据的延时节，在根据每路的延时节拍对并行数据进行延时以同步输入的并行数据，将并行数据同步后再对并行数据进行排序形成同步译码数据输入到译码结构中。 

以四维的TCM译码器为例，如图2所示，为控制模块工作状态机，包括init_state的初始状态和shift₀～shift_D-1的同步操作状态，其中D代表TCM译码器的维度，在本例中D＝4。上电后，控制模块进入init_state初始状态，然后在shift₀～shift_D-1同步操作状态中进行跳转，完成对输入译码数据的同步和排序。如图3所示，为四维TCM译码器中控制模块的顺序调整实现框图。图中，d1、d2代表延时器，当接收到数据同步信号时，控制模块对输入的每路并行数据(dati0_tmp～dati3_tmp)分别进行延时后，通过2选1将仅经过一次延时后的并行数据(dati1_tmp～dati3_tmp)与dati0_tmp同时输入到顺序调整模块，由顺序调整模块对输入的多路并行数据排序后并行的输出到译码结构中。当接收到数据失步信号时，控制模块在shift₀～shift_D-1同步操作状态中对输入的并行数据进行失步状态的判断，D维TCM译码器中输入的译码数据具有D-1中失步状态，通过在各个同步操作状态中对并行数据的失步状态进行比对，可确定符合当前输入译码数据的失步状态，从而可确定对各路并行数据的延时节拍。根据确定的延时节拍，进一步结合图3所示结构，对各路并行数据进行延时，利用2选1将延时后的同步并行数据输出到顺序调整模块，同样由顺序调整模块对输入的多路并行数据排序后并行的输出到译码结构中。 

同步检测模块用于根据输入的硬判决码字x、路径度量归一化信号norm和译码码字c产生数据同步信号或数据失步信号。同步检测模块产生数据同步信号或数据失步信号的方法为：对输入的路径度量归一化信号进行计数，当计数 值达到计数门限N时，如果译码码字与硬判决码字之差小于阈值门限M，则产生数据同步信号；否则产生数据失步信号。其中，所述计数门限N是由所述控制模块在同步检测模块产生的数据同步信号或数据失步信号的间隔内接收到的输入译码数据的总比特数确定；阈值门限M是在计数门限N确定的情况下，通过统计辅助网格模块产生的硬判决码字与回溯模块产生的译码码字的平均差异比特数来确定的 

下面以CCSDS 401.0-B BLUE BOOK April 2009标准中谱效率为2.5Bits/Channel-Symbol、卷积码采用(4，3，6)卷积码的4D 8PSK-TCM为例来说明这两个门限的确定方法。 

对于计数门限N：假设每次检测同步信号的时间内接收到的码字总数为T，如下文ACS模块部分，ACS路径度量值始终将当前时刻输入分支度量和与上一时刻的路径度量值进行累加。若路径度量值溢出，则路径度量归一化信号(nor_sig)置“1”，计数门限N就是在接收的码字总数为T情况下路径度量值的溢出次数。 

采用系统仿真的方法，在AWGN信道下x，c，N(N为归一化信号norm的计数值)这三者之间的关系进行仿真，当接收的码字总数为T为1×10⁶bits，对应的计数门限N＝500)，表1中非常大的值表示大于10000。Diff表示x，c的差异比特数。由于在译码过程中，辅助网格模块产生的硬判决码字为一个粗略的译码结果，而回溯模块才产生出真正的精确译码码字，在译码器正常工作情况下这两个码字的差异比特数Diff会随着信噪比的增大而减少。从表1中可以看到，随着信噪比的增大，同步情况下Diff逐渐降低到零，而失步情况下Diff逐渐增大至一个稳定值，当信噪比Eb/N0大于等于20dB，同步情况下Diff降低到0，失步情况下Diff已经趋于稳定。通过这个特性可以得到阈值门限M，如果增加接收的码字总数为T，精度会更高，N，M的值均会更大，硬件实现时开销会更大，选取原则是只要能获得同步头，阈值门限N，M的值越小越好。仿真结果如表1所示： 

表1.ACS归一化次数N＝500次时的总diff(依次为最大值、平均值和最小值) 

定义diff_low为低信噪比Eb/N0＝8dB时同步情况下x，c的平均差异比特数，diff_high为高信噪比Eb/N0＝20dB时失步情况下x，c的平均差异比特数。阈值门限M的计算方法M＝diff_low+(diff_high-diff_low)/2。从表1可以看到，同步的判决门限M＝118+((457+456+457)/3-118)/2＝287，在Eb/N0大于等于8dB时有效。ACS模块每归一化500次，采用287作为判决门限，如果diff小于287次，认为已经同步，回溯模块求出的译码码字正确，否则，认为失步，将失步信号反馈给控制模块对输入数据进行重新排序处理。每判断完一次之后将ACS归一化次数和diff清零，开始下一轮计数。从N，M的计算方法中可以看到，N，M的值不随着信噪比的变化而变化。图9给出了采用本发明的这种多维TCM编码符号盲同步方法的译码性能，并与多维TCM理论曲线进行了比较。从图9中可以看到，当信噪比大于等于8dB，采用本发明的方法及判决门限N，M可以正确提取到编码符号同步。 

同步检测模块的实现电路框图如图4所示，其中+表示累加器，对于每个时钟周期检测输入信号是否为高电平，如果为高，累加器输出则加1，否则输出保持；C表示相等比较器，如果输入的两个数相等，则输出为高电平，否则为低电平；Cm表示大于比较器，如果第一个输入大于第二个输入，则输出为高电平，否则为低电平。OR表示或操作，输出为两输入数据的或运算。 

下面以4维8PSK TCM为例对译码结构部分各模块做进一步介绍。 

分支度量模块接收的译码数据输入(I_r，Q_r)，r＝0，1，2，3为控制模块输出的I，Q各4路并行数据，输出即为分支度量值C_k(r)＝|d_k(r)|及其对应的符号位S_k(r)＝sign(d_k(r))， 其中d_k(r)＝I_rcos(kπ/4)+Q_rsin(kπ/4)，k＝0，1，…3，r＝0，1，…3，共输出16个分支度量值及其对应的16个符号数，作为辅助网格模块的输入。 

辅助网格模块的输入为分支度量值C_k(r)，S_k(r)，k＝0，1，…3，r＝0，1，…3，其输出为16个分支度量和bm_sum_i，i＝0，…，15，分支度量和值为ACS模块的输入。16个分支度量和所走路径bm_path0到bm_path15输出到bp_ram中存储，硬判决符号(z₂ ^(r)，z₁ ^(r)，z₀ ^(r))所对应的码字maxbm_code输出到hard_fifo中存储。图5为映射方式。 

对于16个分支度量和的计算方法如下：对于第i个分支度量和bm_sum_i，计算方法为从硬判决符号(z₂ ^(r)，z₁ ^(r)，z₀ ^(r))所对应的第i种组合星座点对应的8个分支度量累加值M_j(i)＝(C_Z(0)(0)+C_Z(1)(1)+C_Z(2)(2)+C_Z(3)(3))_i，j，j＝0，…，7中找出其中的最大值，即bm_sum₁＝max(M₀(i)，…，M₇(i))，i＝0，…，15。 

假设index(i)，i＝0，…，15为每i种组合的最大值所对应的星座点，16个分支度量和所走路径bm_path0到bm_path15的计算方法为：先计算4个星座点所对应分支度量和所走的路径path_i＝(Z(0)，Z(1)，Z(2)，Z(3))_i，index(i)，i＝0，…，15，再扩展到8个星座点所对应分支度量和的所走路径bm_path_i，i＝0，…，15，扩展方法为 

bm_path_i＝(Z′(0)，Z′(1)，Z′(2)，Z′(3))_i，index(i)，i＝0，…，15 

其中， $Z^{\′}\left(r\right)=\left\{\begin{array}{cc}Z\left(r\right),\mathrm{if}& S_{Z\left(r\right)}\left(r\right)=1\\ Z\left(r\right)+4,\mathrm{else}& S_{Z\left(r\right)}\left(r\right)=-1\end{array}\right.$

bm_sum_i，i＝0，…，15的最大值为maxbm＝max(bm_sum₀，…，bm_sum₁₅)，假设col为bm_sum最大值所对应的行号，那么bm_sum0到bm_sum16最大值对应的映射符号maxbm_signal＝col，而通过该硬判决八进制符号可以反推出它对应的二进制码字maxbm_code，将其输出到hard_fifo中存储。 

ACS模块的输入为分支度量和bm_sum_i，i＝0，…，15。ACS模块的输出为转移到当前状态所对应的上一时刻状态pm_state，pm_state输入到pm_ram进行存储，路径度量归一化信号将反馈给同步检测模块，pm_reg0到pm_reg63经过L次计算后，比较得到的最大值对应的状态maxpm_state，将作为回溯模块的输入。 

对于CCSDS标准的(4，3，6)卷积码编码器框图如图6所示，共有2⁶＝64个状态，如图7所示。上一时刻状态为S_indes(k)，k＝0，…，7(indes(k)为0到63之间的整数)时，当输入的分支度量和为bm_sum_i(k)，k＝0，…，7(i(k)为0到15之间的整数)时，将转移到当前状态s_j，j＝0，…，63。indes(k)分别为s_indes(0)，s_indes(1)，…，s_indes(7)转移到s_j时对应的卷积码输出x₃，x₂，x₁，x₀转换为十进制的值。 

每一个状态对应一个路径度量值用pm_reg0到pm_reg63表示。对于当前状态s_j，通过上一时刻的路径度量值可以求出当前时刻的路径度量值： 

pm_reg_j＝pm_reg_indes(k)+bm_sum_i(k)，k＝0，…，7 

将每个当前状态对应的8个路径度量值进行比较，将最大值对应的上一时刻状态pm_state＝index(k)存储到pm_ram中。 

在计算过程中，当前时刻的路径度量值pm_reg_j始终将当前时刻输入分支度量和向上一时刻的路径度量值上面累加。这势必造成路径度量值的溢出。本专利的处理方法为：每一时刻判断所有路径度量pm_reg0到pm_reg63的最高位，如果发现其中一个路径度量pm_reg_j最高位为1时，则将所有路径度量均向右移一位，并将路径度量归一化信号(nor_sig)置“1”；反之，不对路径度量做处理，将nor_sig置“0”。这个归一化信号将反馈给同步检测模块。 

经过一段时间L的计算后(一般为卷积码约束长度6的4-5以上，在本实例的实现中，采用的L＝64)，pm_reg0到pm_reg63的值被更新了L次。对64个路径度量值pm_reg0到pm_reg63进行比较，将最大值对应的状态maxpm_state输出给回溯模块。 

回溯模块的输入为maxpm_state及pm_ram存储器中的第1到L个时刻的pm_state值，回溯模块的输出viterbi译码的码字viterbi_code将存储在decode_ram中，然后从存储器decode_ram中读出给差分译码模块，也将反馈给同步检测模块提取同步时使用。 

如图8所示，选取度量最大的路径maxpm_state，通过查找ACS模块第1到L个时刻存储到pm_state值，得到与它相对应的上一时刻状态。然后找出各个时刻 状态转移所对应的八进制符号，再将八进制符号转换为二进制viterbi_code。由于需要经过L次从后向前回溯后，才得到了这L段时间的译码结果。可见回溯模块先得到的是第L时刻的码字，而最后得到的是第1时刻的码字。所以需要对回溯码字viterbi_code进行存储，最终输出时，按照从前到后的顺序依次从存储器decode_ram中取出数据。 

差分模块的输入为从存储器decode_ram中取出的第1到第L时刻的译码码字viterbi_code，输出为按照图5进行星座逆映射得到的最终译码结果x10-x0。 

采用本发明使用FPGA对CCSDS 401.0-B B对上面的4D TCM-8PSK译码器进行了实现，计数门限N＝500，阈值门限M＝280。采用Xilinx FPGA XC5VLX330-1，并将同步检测模块资源及控制模块所占的逻辑资源与4D TCM-8PSK整个译码器资源进行了对比。译码器吞吐量为300Mbps。 

本发明在提取编码符号同步信号时，采用了Viterbi译码器的中间结果。表2列出了产生这些中间结果的资源占整个4D-TCM-8PSK译码器资源的比例。 

表2  Xilinx FPGA XC5VLX330-1实现统计 

从表2可以看到，本发明的这种提取编码符号同步信号的复杂度非常低，只需要消耗很少的资源，且不需要根据信噪比的变化来调整同步门限(在整个信噪比Eb/N0大于等于8dB区间，判决门限N，M保持不变)。而且从图9中可以看到该同步方法，几乎不造成译码性能的损失。 

本发明未详细说明部分属本领域技术人员公知常识。 

Claims (1)

1.一种多维TCM译码器，包括：控制模块、同步检测模块、分支度量模块、辅助网格模块、ACS模块、回溯模块和差分模块，

所述分支度量模块根据输入的同步译码数据产生分支度量值和分支度量值的符号值并输出到辅助网格模块；

所述辅助网格模块根据输入的分值度量值产生分支度量和值输出给ACS模块；再根据分支度量和值获得硬判决码字以及与分支度量和值对应的路径信息，其中，所述的硬判决码字输出给同步检测模块，所述路径信息输出到回溯模块；

所述ACS模块根据输入的分支度量和值获得编码过程中产生分支度量和值的状态信号和路径度量信号，并根据路径度量信号产生路径度量归一化信号，所述状态信号输出给回溯模块，所述路径度量归一化信号输出给同步检测模块；并将迭代译码过程中，最大路径度量信号的状态信号输出给回溯模块；

所述回溯模块根据输入的产生分支度量和值的状态信号状态、最大路径度量信号的状态信号和路径信息生成译码码字，并将译码码字分别输出到同步检测模块和差分模块；

所述差分模块对输入的译码码字进行星座逆映射，产生译码结果并输出，

所述同步检测模块对输入的路径度量归一化信号进行计数，当计数值达到计数门限N时，如果译码码字与硬判决码字之差小于阈值门限M，则产生数据同步信号并输出到控制模块；否则产生数据失步信号并输出到控制模块；其中，所述计数门限N是由所述控制模块在同步检测模块产生的数据同步信号或数据失步信号的间隔内接收到的输入译码数据的总比特数确定；所述阈值门限M是通过统计辅助网格模块产生的硬判决码字与回溯模块产生的译码码字的平均差异比特数确定的；

所述控制模块若接收到数据同步信号，则将输入的译码数据中各路的并行数据分别排序后作为同步译码数据输出到分支度量模块；若接收到数据失步信号，确定输入的译码数据中各路并行数据的延时节拍，根据延时节拍对并行数据进行延时获得同步的并行数据；对同步的并行数据排序后作为同步译码数据输出到分支度量模块。

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