CN102593103B - 纳米晶沉积密度的工艺控制监测方法、模块及其制作方法 - Google Patents

Abstract

一种纳米晶沉积密度的工艺控制监测方法、模块及其制作方法，所述工艺控制监测模块包括形成在半导体衬底上的第一模块和第二模块：所述第一模块从下至上依次包括：底层氧化层、纳米晶层、顶层氧化层和多晶硅层；所述第二模块从下至上依次包括：顶层氧化层和多晶硅层。测试所述工艺控制监测模块的第一模块和第二模块的电容可得到淀积的纳米晶的密度，从而可监控纳米晶淀积工艺过程中的工艺稳定性，及时反馈纳米晶颗粒淀积工艺异常情况。

Description

纳米晶沉积密度的工艺控制监测方法、模块及其制作方法

技术领域

本发明涉及半导体制程领域，尤其涉及一种对于纳米晶沉积密度的工艺控制监测方法、模块及其制作方法。

背景技术

闪存存储器是目前被大量使用和普遍认可的主流存储器件类型，是一种十分重要的半导体元器件，被广泛应用于电子和计算机行业。传统的闪存存储器的组成核心，是基于连续多晶硅薄膜的浮栅结构。然而，在半导体工艺技术节点逐步趋向于32nm，甚至更小尺寸的情况下，半导体器件氧化层的厚度也会变薄，半导体器件的可靠性也会受到影响。多晶硅薄膜浮栅存储器由于其自身结构与材料的选择导致要求快速写入/擦除操作和长时间高稳定性存储相矛盾的局限性：一方面快速低能耗的擦写操作要求隧穿介质层尽量薄，另一方面为了使在浮栅中的电荷能够长时间高稳定性的存储，如保持在十年以上，这样就要求隧穿介质层尽量厚。

分立式电荷存储(DiscreteChargeStorage)，提供了一条解决上述矛盾的办法。分立式电荷存储主要利用互相之间绝缘的存储节点来存储电荷，这样做的好处是可以抑制漏电。对于传统的连续多晶硅薄膜，只要氧化层上有一个漏电通道，那么存储的电荷将全部被泄露。而对于分立式的电荷存储器，氧化层局部的漏电通道只会造成少数绝缘的存储节点的漏电，而其它存储节点的电荷依然保持，这样就可以大大的提高存储器件的电荷保持能力。分立式电荷存储节点一般有以下几种类型：一种是利用化合物自身的深能级缺陷进行存储的，以SONOS(poly-Si/SiO₂/Si₃N₄/SiO₂/Si)为代表，它以Si₃N₄层中的深能级缺陷态作为电荷存储介质；另一种是人为引入分立的纳米晶颗粒作为电荷存储介质；此外还可以利用两者的混合效果进行存储(氮化物中加入分立的纳米晶)。

其中具有纳米晶颗粒浮栅结构的闪存存储器，其利用纳米晶颗粒作为电荷存储介质，每一个纳米晶颗粒与周围晶粒绝缘且只存储少量几个电子，从而实现了分立电荷存储，降低了隧穿氧化层上的缺陷导致形成的致命的放电通道的危害性，只可能引起局部的纳米晶颗粒上的电荷泄漏，从而保证了电荷的保持特性更加稳定。比如YuHsienLin等人发表在《IEEETransactionsonElectronDevices》杂志的2006年第53期第4刊第782至788页的文章中公开了采用氧化铪(HfO₂)纳米晶作为电荷陷阱层形成的存储结构的研究。

图1至图2为现有技术存储器的形成方法结构示意图。如图1所示，提供基底100，所述基底100包括有存储区1和外围区2，其中存储区1为核心区域，用以形成具有数据存储的功能器件，所述外围区2用于形成与存储区1对应的外接电路，以对所述存储区1进行应用。

继续参考图1，依次在所述基底100上形成隧穿氧化层102、由纳米晶颗粒排布而成的纳米晶层和顶部栅氧化层103。

如图2所示，在所述存储区1上的顶部栅氧化层103上形成光刻胶层104。接着，依次去除位于外围区2上的顶部栅氧化层103、纳米晶颗粒和隧穿氧化层102。所述步骤之后还包括在所述基底100上形成由晶体管器件等形成的控制电路。

所述纳米晶层的形成工艺是低压化学气相沉积法。可以通过控制沉积时间控制纳米晶层的厚度和颗粒大小。

但是在上述技术方案以及别的现有的技术方案中，形成纳米晶的工艺进行过程中形成的纳米晶没有有效的方法实现无损伤监控其效果，即其纳米晶颗粒的大小和密度没有测试设备或方法直接无损伤测量。而纳米晶颗粒的大小和密度会影响半导体存储器的成品率。现有的检测办法一般需要采用TEM(Transmissionelectronmicroscope，透射电子显微镜)等切片进行，或等到所有工艺制程全部结束后再进行电学测试，不能及时反馈纳米晶的淀积工艺是否异常。

发明内容

本发明的目的是在工艺早期对纳米晶层的沉积质量进行检测，从而实现对工艺的监控。

为实现上述目的，本发明提供了一种纳米晶沉积密度的工艺控制监测模块，所述工艺控制监测模块包括形成在半导体衬底上的第一模块和第二模块：

所述第一模块从下至上依次包括：底层氧化层、纳米晶层、顶层氧化层和多晶硅层；

所述第二模块从下至上依次包括：顶层氧化层和多晶硅层。

可选的，所述半导体衬底为硅衬底。

可选的，所述底层氧化层为氧化硅层。

可选的，所述纳米晶层为纳米晶硅层或纳米晶金属层。

可选的，所述底层氧化层的厚度为

可选的，所述第一模块和第二模块中的顶层氧化层的厚度为

可选的，所述第一模块的顶层氧化层与所述第二模块的顶层氧化层厚度相同，所述第一模块的多晶硅层与所述第二模块的多晶硅层厚度相同。

可选的，所述工艺控制监测模块形成在硅片上的划道槽。

本发明还提出了一种纳米晶沉积密度的工艺控制监测方法，在形成纳米晶颗粒浮栅结构的同时形成如上所述工艺控制监测模块；所述工艺控制监测方法包括：

测试所述第一模块和第二模块的电容；

根据所述第一模块和第二模块的电容的电容差与纳米晶颗粒密度的关系，获得纳米晶沉积密度。

本发明还提出了一种纳米晶沉积密度的工艺控制监测模块的制作，包括：

提供半导体衬底，包括第一区域和第二区域；

在所述第一区域和第二区域上依次形成底层氧化层和纳米晶层；

进行选择性刻蚀去除第二区域的纳米晶层和底层硅层；

在所述第一区域和第二区域上依次形成顶层氧化层和多晶硅层。

与现有技术相比，本发明具有以下优点：

1.能较早的对纳米晶颗粒淀积工艺参数进行无损伤检测。而不需要所有金属层工艺全部完成后，在出厂电学测试时才能监测。

2.不需要任何额外的工艺处理，完全同现有的产品工艺流程兼容，即没有额外成本支出。

3.适用性强，可以应用各种材料的纳米晶工艺监控，如金属纳米晶颗粒或硅材料纳米晶颗粒的淀积工艺。

附图说明

图1至图2为现有技术存储器的形成方法结构示意图。

图3为本发明的工艺监测图形模块的结构示意图。

图4为纳米晶体颗粒的直径、纳米晶层的密度和电容的关系示意图。

图5为工艺控制监测模块的制作方法的流程图。

图6至图8为制作工艺控制监测模块的示意图。

具体实施方式

本发明提供一种测试方法，来实现对纳米晶颗粒淀积工艺参数进行无损伤检测。本发明包括纳米工艺监测图形模块的设计和相应的图形模块工艺流程，以及图形模块的电学测试方法。

具体的，本发明在硅片的划道槽中设计一组工艺监测模块，该工艺监测模块中含有纳米晶的淀积层，通过工艺监测模块的测试来表征纳米晶层的淀积颗粒的工艺参数。本发明在芯片区的器件结构上对接触孔填充金属以形成电极的同时，也在所述工艺监测模块上形成电极，然后通过电极对所述纳米晶沉积密度进行测量。即在第一金属层形成后即可对所述纳米晶沉积密度进行测量，这样即实现了无损伤监测的目的。

上述工艺控制监测模块包括形成在半导体衬底上的第一模块和第二模块，其中：

所述第一模块从下至上依次包括：底层氧化层、纳米晶层、顶层氧化层和多晶硅层；

所述第二模块从下至上依次包括：顶层氧化层和多晶硅层。

所述工艺控制监测模块的制作工艺包括：

提供半导体衬底，其包括第一区域和第二区域；

在所述第一区域和第二区域上依次形成底层氧化层和纳米晶层；

进行选择性刻蚀去除第二区域的纳米晶层和底层硅层；

在所述第一区域和第二区域上依次形成顶层氧化层和多晶硅层。

所述工艺控制监测方法包括：

在接触孔形成好后，测试第一模块和第二模块的电容，得到C1和C2，即纳米晶的密度D为：D＝K(C2-C1)，其中K为电容差同纳米晶体密度的相关系数，是经过TEM校验后的经验系数。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

如图3所示，半导体衬底300上包括区域A和区域B，其中区域A和区域B均属于半导体衬底300上的划道槽。区域A为第一模块11所在位置，区域B为第二模块22所在位置。第一模块11从下至上依次包括，半导体衬底300、底层氧化层301、纳米晶层302、顶层氧化层303和多晶硅层304；第二模块22从下至上依次包括：半导体衬底300、顶层氧化层303和多晶硅层304。

所述工艺控制监测方法具体为通过测试第一模块11和第二模块22的电容，得到第一模块11的电容C1和第二模块22的电容C2，即纳米晶层302的密度D为：D＝K(C2-C1)。

其中K为电容差同纳米晶体密度的相关系数，可以是经过TEM校验后的经验系数。具体的，K数值的获得是通过取两组纳米晶层302，每组不同密度，但其它条件相同的一系列样品，一组测出电容变化量(同没有纳米晶样品比)，另一组样品做TEM测试，通过TEM测量出纳米晶的淀积颗粒大小和淀积密度，进而获得即电容差同纳米晶体密度的相关系数。

如图4所示，为纳米晶体颗粒的直径、纳米晶层的密度和电容的关系示意图。其中，左边的纵轴Density表示纳米晶层的密度，右边的纵轴Size表示纳米晶颗粒的直径，横轴表示电容差(C2-C1)(其中，C2＞C1，故C2-C1＝|C2-C1|＞0)。实际中，纳米晶颗粒的直径越大，纳米晶层密度越小，反之亦然。图中的坐标系中的曲线A1表示纳米晶层的密度Density和电容C的关系，其中也可以看出纳米晶层的密度Density变大，电容C也变大；曲线B1或曲线B2分别表示同样的纳米晶层中纳米颗粒的直径Size的最大值或平均值与电容C的关系，其中也可以看出纳米晶颗粒的直径Size越大，电容C越小。

根据图4中所示的曲线，可以得到纳米晶层302的密度D(Density)和电容|C2-C1|的关系，从而求出K值，即得到经验公式D＝K(C2-C1)。

如图5所示，其中为所述工艺控制监测模块的制作方法的流程，具体包括：

S1：提供半导体衬底，包括第一区域和第二区域；

所述半导体衬底300为硅衬底，其上包括芯片区和划道槽。第一区域A和第二区域B位于划道槽中。第一区域A上后续形成的第一模块与芯片区域的存储器结构相同或大体相同，因而理论上可以不需要在其它区域(如划道槽)内形成第一模块。

S2：在所述第一区域和第二区域上依次形成底层氧化层和纳米晶层；

可以通过沉积或热氧化在半导体衬底300上形成底层氧化层301，再通过化学气相沉积或物理气相沉积形成纳米晶层302。

所述底层氧化层301在芯片区为快闪存储器的栅绝缘层，即底层氧化层301可以在形成快闪存储器的栅绝缘层的步骤中形成，其材质优选为氧化硅。所述底层氧化层301的厚度与栅绝缘层的厚度相同，优选的，其厚度为

所述纳米晶层302在芯片区为快闪存储器的浮栅，所述快闪存储器为纳米晶浮栅结构。即，所述纳米晶层302可以在形成快闪存储器的浮栅层的步骤中形成。其形成方法为已有技术中形成纳米晶层的方法，其中纳米晶层302可以为纳米晶硅层，也可以为纳米晶金属层。

实际的，纳米晶层302并不会明显的超过底层氧化层301，其为附着在底层氧化层301中的颗粒状分布的一层。

本步骤结束后，形成结构如图6所示。

S3：进行选择性刻蚀去除第二区域的纳米晶层和底层硅层；

这一步的实施需要利用光刻胶覆盖第一区域以及别的需要保护的区域，露出第二区域，然后进行刻蚀工艺，以去除第二区域的纳米晶层302。同时的，去除纳米晶层302时，也去掉了底层氧化层301。

然后去掉光刻胶，形成结构如图7所示。

其中，还包括清洗光刻胶残留物等工序，在此不详细介绍。

S4：在所述第一区域和第二区域上依次形成顶层氧化层和多晶硅层。

通过沉积工艺，在第一区域A的纳米晶层302上和第二区域B的去除纳米晶层302和底层氧化层301后的半导体衬底300上形成顶层氧化层303。所述顶层氧化层303在芯片区为存储器浮栅层和控制栅层之间的绝缘层，优选材质为氧化硅，厚度为

再沉积多晶硅形成多晶硅层304，所述多晶硅层304在芯片区为存储器的控制栅层。

然后，还包括，形成光刻胶覆盖第一区域A和第二区域B以及需要保护的区域(如芯片区的存储器晶体管的栅极区)，进行刻蚀工艺，去除半导体衬底上的多晶硅层304、顶层氧化层303、纳米晶层302和底层氧化层301。

去除光刻胶，清洗掉光刻胶残留物或别的杂质。

形成半导体衬底300上的工艺控制监测模块的第一模块11和第二模块22，其结构如图8所示。

之后，还包括，沉积层间介质层，在层间介质层中刻蚀形成第一、二模块11、12的多晶硅层304及半导体衬底300的接触孔，再形成金属，除多余金属。在这个过程中，即包括在芯片区形成器件的接触孔再沉积金属，以形成器件的电极，也包括在第一模块11和第二模块22上分别形成接触孔，填充金属形成插塞，以形成第一模块11和第二模块22上的电极。这样，便于对第一模块11和第二模块22，通过电极分别进行电容测试(类似平板电容测试，即多晶硅层304及半导体衬底300之间的电容测试)，得到第一模块11的电容C1和第二模块22的电容C2。

然后通过前述的经验公式D＝K(C2-C1)得到纳米晶层302的密度。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种纳米晶沉积密度的工艺控制监测模块，其特征在于，所述工艺控制监测模块包括形成于半导体衬底上的第一模块和第二模块：

所述第一模块从下至上依次包括：底层氧化层、纳米晶层、顶层氧化层和多晶硅层；

所述第二模块从下至上依次包括：顶层氧化层和多晶硅层。

2.如权利要求1所述的工艺控制监测模块，其特征在于，所述半导体衬底为硅衬底。

3.如权利要求1所述的工艺控制监测模块，其特征在于，所述底层氧化层为氧化硅层。

4.如权利要求1所述的工艺控制监测模块，其特征在于，所述纳米晶层为纳米晶硅层或纳米晶金属层。

5.如权利要求1所述的工艺控制监测模块，其特征在于，所述底层氧化层的厚度为

6.如权利要求1所述的工艺控制监测模块，其特征在于，所述第一模块和第二模块中的顶层氧化层的厚度范围为

7.如权利要求1所述的工艺控制监测模块，其特征在于，所述第一模块的顶层氧化层与所述第二模块的顶层氧化层厚度相同，所述第一模块的多晶硅层与所述第二模块的多晶硅层厚度相同。

8.如权利要求1所述的工艺控制监测模块，其特征在于，所述工艺控制监测模块形成在硅片上的划道槽。

9.一种纳米晶沉积密度的工艺控制监测方法，其特征在于，在形成纳米晶颗粒浮栅结构的同时形成如权利要求1至8所述工艺控制监测模块；所述工艺控制监测方法包括：

测试所述第一模块和第二模块的电容；

根据所述第一模块和第二模块的电容的电容差与纳米晶颗粒密度的关系，获得纳米晶沉积密度。

10.一种纳米晶沉积密度的工艺控制监测模块的制作方法，其特征在于，包括：

提供半导体衬底，其包括第一区域和第二区域；

在所述第一区域和第二区域上依次形成底层氧化层和纳米晶层；

进行选择性刻蚀去除第二区域的纳米晶层和底层氧化层；

在所述第一区域和第二区域上依次形成顶层氧化层和多晶硅层。