CN102571275A - 一种应用于lte系统的并行速率匹配方法和装置 - Google Patents

Abstract

本发明实施例提供了一种应用于LTE系统的并行速率匹配方法。该方法包括：计算包含Dummy比特的三路数据的交织地址；去掉三路数据交织地址中的Dummy比特，重新计算交织地址，将去掉Dummy比特的数据根据新计算的交织地址进行存储；获取读取数据的起始地址和结束地址；从起始地址读取数据，读到结束地址，判断读取的数据总量是否达到预设总量，如果没有达到，则从存储空间的零地址到结束地址间循环读取开始读取，直至数据总量达到预设总量；对读取的数据进行比特重整得到速率匹配后的数据。本发明还提供了一种应用于LTE系统的并行速率匹配装置。本发明实施例的技术方案在不添加Dummy比特的情况下实现了速率匹配。

Description

一种应用于LTE系统的并行速率匹配方法和装置

技术领域

本发明涉及无线通信技术领域，尤其涉及一种应用于LTE系统的并行速率匹配方法与装置。

背景技术

LTE系统与蜂窝移动通信系统一样，多速率匹配方案是其关键性问题，而速率匹配则是多速率方案的核心算法。速率匹配机制有效地满足了不同业务的QoS要求，使得不同速率的业务有效地复用在一起。现有技术存在两种速率匹配方式，一种是基于DSP的速率匹配，一种是基于FPGA的速率匹配。但是，无论以何种方式实现速率匹配，均需要按照协议36212-880的要求，先对各路数据添加Dummy比特，再对添加Dummy的数据进行列交织，然后将交织后的数据流存入环形缓存器，最后根据MAC层下发的冗余版本号配置选择输出。然而，在各路数据中添加的Dummy比特除为列交织提供便捷性外，并无实际含义，需要占用大量存储资源，增加了成本。

发明内容

有鉴于现有技术的速率匹配方法存在的问题，本发明实施例的发明目的在于提供一种新的应用于LTE系统的并行速率匹配方法和装置，该方法和装置不需要添加不具有实际意义的Dummy比特，针对没有添加Dummy比特的数据流进行包括去除Dummy比特、计算读取起始地址和结束地址、判断读取数据总量等一系列处理，以实现在不存储Dummy比特的情况下LTE系统的速率匹配过程，从而避免存储资源的浪费。

本发明实施例提供的应用于LTE系统的并行速率匹配方法包括：

计算包含Dummy比特的三路数据的交织地址；

去掉三路数据交织地址中的Dummy比特，重新计算交织地址，将去掉Dummy比特的数据根据新计算的交织地址进行存储；

获取读取数据的起始地址和结束地址；

从起始地址读取数据，读到结束地址，判断读取的数据总量是否达到预设总量，如果没有达到，则从在存储空间的地址到结束地址间循环读取，直至数据总量达到预设总量；

对读取的数据进行比特重整得到速率匹配后的数据。

优选地，所述计算包含Dummy比特的三路数据的交织地址具体包括：

第一路和第二路数据按照如下公式计算：

$\mathrm{Index}\[j\]=p\text{'}{\left(\mathrm{mod}(j,4)\right)*R}_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{floor}(j/4)$

第三路数据按照如下公式计算：

$\mathrm{Index}\[j\]=p\text{'}{\left(\mathrm{mod}(j,4)\right)*R}_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{mod}(\mathrm{floor}(j/4),R_{\mathrm{subblock}}^{\mathrm{TC}}-1)$

上述两式中：mod(j，4)为第j个数据在列交换前的数据矩阵中的列序号，floor(j/4)为第j个数据在列交换前的数据矩阵中的行序号，p′(mod(j，4)的范围为0到3；

表示行数，其最大值是193。

优选地，所述去掉三路数据交织地址中的Dummy比特，重新计算交织地址具体包括：

对数据流进行模4计算，根据列交换关系计算当前地址前面的Dummy比特数；

用当前地址减去Dummy比特比特数以获得新的交织地址。

优选地，所述获取读取数据的起始地址和结束地址具体包括：

获取MAC层下发的起始地址和结束地址；

取存储空间的零地址为临时起始地址和结束地址，每过一个时钟周期，临时起始地址和结束地址分别自增

直至自增后的起始地址和结束地址分别大于等于MAC层下发的起始地址和结束地址；

用自增后的起始地址和结束地址减去MAC层下发的起始地址和结束地址，将相减后的差值作为相应时钟周期的起始地址和结束地址。

本发明实施例还提供了一种应用于LTE系统的并行速率匹配装置。该装置包括：计算单元、Dummy比特去除单元、存储单元、获取单元、判断单元和比特重整单元，其中：

所述计算单元，用于计算包含Dummy比特的三路数据的交织地址；

Dummy比特去除单元，用于去掉三路数据交织地址中的Dummy比特，并重新计算交织地址；

存储单元，用于将去掉Dummy比特的数据根据重新计算的交织地址进行存储；

所述获取单元，用于获取读取数据的起始地址和结束地址；

所述判断单元，用于在自起始地址向结束地址读取数据判断读取的数据总量是否达到预设总量，如果没有达到，则从存储空间的地址到结束地址间循环读取直至数据总量达到预设总量；

所述比特重整单元，用于对读取的数据进行比特重整得到速率匹配后的数据。

优选地，计算单元计算包含Dummy比特的三路数据的交织地址具体包括：

第一路和第二路数据按照如下公式计算：

$\mathrm{Index}\[j\]=p\text{'}{\left(\mathrm{mod}(j,4)\right)*R}_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{floor}(j/4)$

第三路数据按照如下公式计算：

$\mathrm{Index}\[j\]=p\text{'}{\left(\mathrm{mod}(j,4)\right)*R}_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{mod}(\mathrm{floor}(j/4),R_{\mathrm{subblock}}^{\mathrm{TC}}-1)$

上述两式中：mod(j，4)为第j个数据在列交换前的数据矩阵中的列序号，floor(j/4)为第j个数据在列交换前的数据矩阵中的行序号，p′(mod(j，4)的范围为0到3；

表示行数，其最大值为193。

优选地，所述Dummy比特去除单元去掉三路数据交织地址中的Dummy比特，重新计算交织地址具体包括：

对数据流进行模4计算，根据列交换关系计算当前地址前面的Dummy比特数；

用当前地址减去Dummy比特数以获得新的交织地址。

优选地，所述获取单元获取读取数据的起始地址和结束地址具体包括：

获取MAC层下发的起始地址和结束地址；

取存储空间的零地址为临时起始地址和结束地址，每过一个时钟周期，临时起始地址和结束地址分别自增

直至自增后的起始地址和结束地址分别大于等于MAC层下发的起始地址和结束地址；

用自增后的起始地址和结束地址减去MAC层下发的起始地址和结束地址，将相减后的差值作为相应时钟周期的起始地址和结束地址。

本发明实施例在计算出包含Dummy比特的三路数据的交织地址后，去掉三路交织地址中包含的Dummy比特地址，将去掉Dummy比特地址的数据进行存储；然后获取读取数据的起始地址和结束地址；得到起始地址和结束地址Ncb后，从起始地址开始读取数据，直到读取的数据总量达到预设数据总量，对读取的数据进行比特重整得到速率匹配后的数据。与现有技术相比，本实施例在没有实际添加Dummy比特的情况下，通过一系列的处理过程使得不添加Dummy比特不影响速率匹配过程，这些处理包括去掉Dummy比特地址、获取起始地址和结束地址、进行比特重整，从而在不添加Dummy比特的情况下实现了速率匹配，由于没有添加Dummy比特，节约了“吃紧”的存储量，降低了成本，解决了现有技术的问题。

附图说明

图1(a)为现有技术中LTE系统实现速率匹配的原理框图；

图1(b)为现有技术中LTE系统速率匹配过程中的存储结构图；

图2为本发明实施例的方法实施例的流程图；

图3为本发明方法实施例的DRAM的结构图；

图4为本发明方法实施例的比特重整示意图；

图5为本发明的系统实施例的组成框图。

具体实施方式

为便于理解本发明的技术方案和技术特征，下面先对现有技术中的速率匹配过程作一个原理性介绍，然后结合附图和实施例对本发明进行详细叙述。

参见图1(a)，该图示出了根据协议36212-880的要求进行的速率匹配过程。LTE系统速率匹配的输入为三路8bits并行输入，1路8bits并行输出。三路数据由于输入方式不同，其位置索引存在差别：

第一、二路第j个按行输入数据(包含速率匹配插入的Dummy比特，Dummy比特又称为亚元或填充比特，根据处理方法的不同，Dummy比特可全部填充为0，或者1；Dummy比特通常填充在输入数据的头部)在列交换后该路数据按列输出的位置索引可由公式(1)确定：

$\mathrm{Index}\[j\]=p\text{'}{\left(\mathrm{mod}(j,32)\right)*R}_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{floor}(j/32)---\left(1\right)$

(1)式中：mod(j，32)表示第j个数据进行列交换前在数据矩阵中的列序号，floor(j/32)表示第j个数据进行列交换前在数据矩阵中的行序号。p′(mod(j，32)的范围为0到31；

的最大值是193，的最大值是6176。

第三路第j个按行输入数据(包含速率匹配中插入的Dummy比特)在列交换后该路数据按列输出的位置索引可由公式(2)确定：

$\mathrm{Index}\[j\]=p\text{'}{\left(\mathrm{mod}(j,32)\right)*R}_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{mod}(\mathrm{floor}(j/32),R_{\mathrm{subblock}}^{\mathrm{TC}}-1)---\left(2\right)$

根据上述位置索引公式和协议36212-880，可得出三路数据的交织规则，表1示出了第一、二路的交织规则，表2示出了第三路的交织规则。

表1：第一、二路的交织规则

表2：第三路的交织规则

由于速率匹配过程以8bits数据为单位并行运算，且Dummy比特数不能被8整除(Dummy比特数分别是4、12、20、28)，因此，从0开始，每隔7列数据可划分为一个组来进行处理。由此可得到如下的新的交织规则：

第一路和第二路的交织规则如下：

和

的交织规则如表3所示(为方便起见，以下交织规则仅列出规则，未示出表格)。

表3

和

的交织规则

和

的交织规则：<20，22，21，23>

和

的交织规则：<12，14，13，15>

和

的交织规则：<28，30，29，31>

和

的交织规则：<0，2，1，3>

和

的交织规则：<16，18，17，19>

和

的交织规则：<8，10，9，11>

和

的交织规则：<24，26，25，27>

上述交织规则中：

表示第i+1路，第j组数据。

第三路数据的分组规则与第一、二路相同，在此不再赘述。对于 和

来说，Dummy比特数目要比

和

数目少一个，因此，第4列分在第0组。

通过上述交织规则，以上的分组关系可总结为表4和表5：

表4组

的交织规则

表5其余组的交织规则

根据上述分组后的交织规则可得到：第一、二路第j个按行输入数据(包含速率匹配中插入Dummy比特数)在列交换后该路数据按列输出时的位置索引可由公式(3)确定：

$\mathrm{Index}\&lsqb;j\&rsqb;=p\text{'}{\left(\mathrm{mod}(j,4)\right)*R}_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{floor}(j/4)---\left(3\right)$

第三路第j个按行输入数据(包含速率匹配中插入的Dummy比特数)在列交换后该路数据按列输出时的位置索引可由公式(4)确定：

$\mathrm{Index}\&lsqb;j\&rsqb;=p\text{'}{\left(\mathrm{mod}(j,4)\right)*R}_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{mod}(\mathrm{floor}(j/4),R_{\mathrm{subblock}}^{\mathrm{TC}}-1)---\left(4\right)$

上述两式中：mod(j，4)为第j个数据进行列交换前在数据矩阵中的列序号，floor(j/4)表示第j个数据进行列交换前在数据矩阵中的行序号，p′(mod(j，4)的范围为0到3；

表示行数，其最大值是193，

的最大值是772。

按照协议36212-880的规定，第二路与第三路交替输出，因此得到输出的RAM组的组成如图1(b)所示。

存储模块分成三个ram组类型模块，其中ram_type0实现对ram组0到3类型存储的封装，ram_type1实现对ram组4到9类型存储的封装，ram_type2实现对ram组10类型存储的封装，ram_type3实现对ram组11类型存储的封装。

如前所述，现有技术需要添加并无实际意义的Dummy比特，Dummy比特的数量较多，使得本身比较吃紧的存储器更加“捉襟见肘”，浪费了宝贵的存储量。为此，本发明提供了一种应用于LTE系统的速率匹配方法。参见附图2，该图示出了本发明的一个实施例。该实施例包括：

步骤S201：计算包含Dummy比特的三路数据的交织地址；

步骤S202：去掉三路数据交织地址中的Dummy比特，重新计算交织地址，将去掉Dummy比特的数据根据新计算的交织地址进行存储；

步骤S203：获取读取数据的起始位K0和结束位Ncb；

步骤S204：从K0开始读取数据，读到Ncb结束，判断读取数据的总量是否达到预设总量E，如果没有达到，则在存储空间的零地址到结束地址间循环读取，直至达到E。

步骤S205：对读取的数据进行比特重整得到速率匹配后的数据。

本实施例在计算出包含Dummy比特的三路数据的交织地址后，去掉三路交织地址中包含的Dummy比特地址，将去掉Dummy比特地址的数据进行存储；然后计算读取数据的起始位K0和结束位Ncb；得到K0和Ncb后，从K0开始读取数据，直到读取的数据总量达到预设数据总量E，对读取的数据进行比特重整得到速率匹配后的数据。与现有技术相比，本实施例在没有实际添加Dummy比特的情况下，通过一系列的处理过程使得不添加Dummy比特不影响速率匹配过程，这些处理包括去掉Dummy比特地址、计算K0和Ncb、进行比特重整，从而在不添加Dummy比特的情况下实现了速率匹配，由于没有添加Dummy比特，节约了“吃紧”的存储量，降低了成本，解决了现有技术的问题。

下面结合LTE系统的实例对上述技术方案的步骤进行详细描述。

1、关于步骤S201的交织计算

根据行数和Dummy比特数按照公式(3)和公式(4)可以计算出三个与数据对应的交织地址。当本技术方案采用8bits并行算法时，可得知对于并行的8比特数据，0、1、2、3比特比4、5、6、7比特的Dummy比特数目少一个。根据Dummy比特数目特点，总结如下表6：

表6 Dummy比特在8bits并行的分布规律

Dummy比特数目	0、1、2、3比特	4、5、6、7比特
			4	0	1
12	1	2
			20	2	3
28	3	4

这里用interleaving_addr0表示0、1、2、3比特情况的交织地址，interleaver_addr1表示4、5、6、7比特情况的交织地址，interleaver_addr2表示

特殊情况的交织地址。

2、关于步骤S202的Dummy比特去掉和数据存储

按照前述计算方式计算出的交织地址包括了Dummy比特的地址，然而在交织的时，本技术方案并不对上述数据流实际添加Dummy比特，因此需要把三路交织地址中包含Dummy比特的地址去掉，后面的地址再前移。根据数据计算mod4后，可知它的列号，根据上述的列交换关系可以计算出它前面的Dummy比特数，用此时的地址减去Dummy比特数，便可得到与有效数据对应的交织地址。至此，与数据对应的交织地址计算完毕。

将数据流中Dummy比特的数据去除后，将更新后的数据流进行存储。按照前面的叙述，对数据流仍然采用四个类型的RAM存储器实现存储操作。

ram_type0采用16个位宽1bit深度为128bits的DRAM。以和为例，前8个DRAM用来存储

后面8个DRAM用来存储

经行上述存储的DRAM如图3所示。该图中：D表示输入数据，A表示输入写地址，DPRA表示输出读地址，CLK表示输入时钟信号，I_CE表示时钟使能信号，WE表示写使能信号，DPO表示输出数据。数据输入时，对应的交织地址为10bits，低3bits作为8个DRAM的选择信号，高7bits为对应DRAM的存储地址。存储完成后，收到读使能和读地址信号后，先读取前8个分布式RAM的数据，8个DRAM输出结果便拼接为8bits并行数据。同时根据RAM组的存储量可实时计算出对应的8bits并行数据中有效数据的个数。

ram_type1采用8个位宽1bit深度为224bits的DRAM。以

和

为例，前4个DRAM用来存储

后面4个DRAM用来存储

数据输入时，对应的交织地址为10bits，低2bits作为4个DRAM的选择信号，高8bits为对应DRAM的存储地址。存储完成后，收到读使能和读地址信号后，读取8个DRAM的数据，8个DRAM输出结果单比特交替(2路在前3路在后的顺序)拼接为8bits并行数据。同时根据RAM组的存储量可以实时计算出对应的8bits并行数据中有效数据的个数。

ram_type2和ram_type3的设计与ram_type1相同，需要注意的仅为交替输出时，在去掉Dummy比特后的交替输出的顺序。

3、关于步骤S203的获取读取地址起始位和结束位

三路turbo编码数据的存储关系可参见附图1(b)。通过该图可知RAM组0到3、RAM组10和RAM组11的存储数据量相同，其数据存储量可由公式(5)确定：

$\mathrm{data}\_\mathrm{sum}=8*R_{\mathrm{subblock}}^{\mathrm{TC}}-\mathrm{Dummy}/4---\left(5\right)$

RAM组4、RAM组6和RAM组8的存储数据量相同，其数据存储量可由公式(6)确定：

$\mathrm{data}\_\mathrm{sum}=8*R_{\mathrm{subblock}}^{\mathrm{TC}}-\mathrm{Dummy}/4-1---\left(6\right)$

RAM组5、RAM组7和RAM组9的存储数据量相同，其数据存储量可由公式(7)确定：

$\mathrm{data}\_\mathrm{sum}=8*R_{\mathrm{subblock}}^{\mathrm{TC}}-\mathrm{Dummy}/4+1---\left(7\right)$

如上所述，K0和Ncb的意义在于告知读数据的起始位置和结束位置，转换到RAM中即为起始读地址和结束读地址。在现有技术中K0和Ncb是根据MAC层下发的冗余版本号进行计算的，这两个数值也可以通过MAC层直接计算后作为参数传至FPGA侧。本实施例采用MAC层计算得出的K0和Ncb的值进行进一步处理。前面已经叙述织地址需减去Dummy比特数，然后将Dummy比特后的地址前移，K0的做法与之相似，但又不完全相同。

若12个RAM组中都存储Dummy比特，则12个RAM的数据存储总量是相同的，均为

(记为data_sum0)，因此可以通过累加的方式对K0地址的位置进行判断。取存储空间的零地址为临时K0值(记为temp_K0)，每过一个时钟周期，临时K0值进行自增的运算，自增的步长则为data_sum0，自增后与MAC层发来的K0值(记为K0)比较大小，若temp_K0＜K0，则在在下个时钟周期，temp_K0继续进行自增运算。若temp_K0＞K0，则停止自增运算，此时，进行temp_K0-K0运算，得到的值则为K0所指向RAM组的真实位置(除去Dummy比特)。Ncb在RAM组的真实位置的计算与K0的计算方法相同，在此不再赘述。

4、关于步骤S204存储数据的读取

当RAM模块存储完成后，会向输出模块发送交织完成的信号。然后按照下述读取规则进行读取：从K0位置开始读，到Ncb位置结束，若不够E值，则继续从存储空间的起始地址开始读，到Nck位置结束，直至读够预设数据总量E值为止。需要注意的是：根据K0和Ncb在8bits数据的位置信息，考虑到K0所指向的地址读取的8bits数据不一定全有效，对8bits数据做处理，前面的无效比特填为1，并将对应的有效数据个数相应更新。

5、关于S205步骤的比特重整

由上级模块输出的速率匹配后的数据，由于K0和Ncb位置的选取，存在这输出8bits数据中具有无效数据的情况，因此，需要进行数据的移位和拼接操作，以保证输出的8bits数据全部为有效信号，仅在最后一个8bits数据存在无效数据。最后8bits数据存在无效数据的原因在于E值可能不被8整除。比特重整如附图4所示。

该图中：Valid_num0、1、2表示第1、2、3个8bits输入的有效数据的个数，最大8bits有效，最小1bit有效。从图4中可以看出，reg0、reg1、reg2和reg3中有效数据的个数关系，其中无效数据填充全1，两个reg拼接后便可以输出移位拼接后的数据。至此，并行速率匹配的过程完毕。

其中reg0、reg1、reg2、reg3表示4个寄存器。

上面详细描述了本发明的方法实施例，相应地，本发明还提供了一种应用于LTE系统的并行速率匹配装置。参见附图5，本装置实施例500包括：计算单元501、Dummy比特去除单元502、存储单元503、获取单元504、判断单元505和比特重整单元506，其中：

所述计算单元501，用于计算包含Dummy比特的三路数据的交织地址；

所述Dummy比特去除单元502，用于去掉三路交织地址包含的Dummy比特地址；

所述存储单元503，用于对去掉Dummy比特地址的数据进行存储；

所述获取单元504，用于获取读取数据的起始位K0和结束位Ncb；

所述判断单元505，用于在自K0向Ncb读取数据后判断读取的数据总量是否达到预设总量E，如果没有达到，则从存储空间的零地址到到Ncb间循环读取，直至数据总量达到E；

所述比特重整单元506，用于对读取的数据进行比特重整得到速率匹配后的数据。

本装置实施例的工作过程是：计算单元501计算出包含Dummy比特的三路数据的交织地址后，由Dummy比特地址去除单元502去掉三路交织地址包含的Dummy比特地址，然后出发存储单元503对去掉Dummy比特地址的数据进行存储；获取单元504计算出读取数据的起始位K0和结束位Ncb后，由判断单元505在从K0开始读取数据，到Ncb结束，判断读取数据的总量是否达到预设总量E，如果没有达到，则从存储空间的起始地址开始读取数据，到Ncb结束，直至达到E；最后由比特重整单元506对读取的数据进行比特重整得到速率匹配后的数据。

本装置实施例在计算出包含Dummy比特的三路数据的交织地址后，去掉三路交织地址中包含的Dummy比特地址，将去掉Dummy比特地址的数据进行存储；然后计算读取数据的起始位K0和结束位Ncb；得到K0和Ncb后，从K0开始读取数据，直到读取的数据总量达到预设数据总量E，对读取的数据进行比特重整得到速率匹配后的数据。与现有技术相比，本实施例在没有实际添加Dummy比特的情况下，通过一系列的处理过程使得不添加Dummy比特不影响速率匹配过程，这些处理包括去掉Dummy比特地址、计算K0和Ncb、进行比特重整，从而在不添加Dummy比特的情况下实现了速率匹配，由于没有添加Dummy比特，节约了“吃紧”的存储量，降低了成本，解决了现有技术的问题。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在发明的保护范围之内。

Claims (8)

1.一种应用于LTE系统的并行速率匹配方法，其特征在于，该方法包括：

计算包含Dummy比特的三路数据的交织地址；

去掉三路数据交织地址中的Dummy比特，重新计算交织地址将去掉Dummy比特的数据根据新计算的交织地址进行存储；

获取读取数据的起始地址和结束地址；

从起始地址读取数据，读到结束地址，判断读取的数据总量是否达到预设总量，如果没有达到，则在存储空间的零地址到结束地址间循环读取，直至数据总量达到预设总量。

对读取的数据进行比特重整得到速率匹配后的数据。

2.根据权利要求1所述的方法，其特征在于，所述计算包含Dummy比特的三路数据的交织地址具体包括：

第一路和第二路数据按照如下公式计算：

$\mathrm{Index}\&lsqb;j\&rsqb;=p\text{'}\left(\mathrm{mod}(j,4)\right)*R_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{floor}(j/4)$

第三路数据按照如下公式计算：

${\mathrm{Index}\&lsqb;j\&rsqb;=p\text{'}\left(\mathrm{mod}(j,4)\right)*R}_{\mathrm{subblock}}^{\mathrm{TC}}(\mathrm{floor}(j/4),R_{\mathrm{subblock}}^{\mathrm{TC}}-1)$

上述两式中：mod(j，4)为第j个数据在列交换前的数据矩阵中的列序号，floor(j/4)为第j个数据在列交换前的数据矩阵中的行序号，p′(mod(j，4)的范围为0到3；

表示行数，其最大值为193。

3.根据权利要求1所述的方法，其特征在于，所述去掉三路数据交织地址中的Dummy比特，重新计算交织地址具体包括：

对数据流进行模4计算，根据列交换关系计算当前地址前面的Dummy比特数；

用当前地址减去Dummy比特数以获得新的交织地址。

4.根据权利要求1所述的方法，其特征在于，所述获取读取数据的起始地址和结束地址具体包括：

获取MAC层下发的起始地址和结束地址；

取存储空间的零地址为临时起始地址和结束地址，每过一个时钟周期，临时起始地址和结束地址分别自增直至自增后的起始地址和结束地址分别大于等于MAC层下发的起始地址和结束地址；

用自增后的起始地址和结束地址减去MAC层下发的起始地址和结束地址，将相减后的差值作为相应时钟周期的起始地址和结束地址。

5.一种应用于LTE系统的并行速率匹配装置，其特征在于，该装置包括：计算单元、Dummy比特去除单元、存储单元、获取单元、判断单元和比特重整单元，其中：

所述计算单元，用于计算包含Dummy比特的三路数据的交织地址；

所述Dummy比特去除单元，用于去掉三路数据交织地址中的Dummy比特，并重新计算交织地址；

所述存储单元，用于将去掉Dummy比特的数据根据重新计算的交织地址进行存储；

所述获取单元，用于获取读取数据的起始地址和结束地址；

所述判断单元，用于在自起始地址向结束地址读取数据后判断读取的数据总量是否达到预设总量，如果没有达到，则从存储空间的零地址到结束地址间循环读取，直至数据总量达到预设总量；

所述比特重整单元，用于对读取的数据进行比特重整得到速率匹配后的数据。

6.根据权利要求5所述的装置，其特征在于，所述计算单元计算包含Dummy比特的三路数据的交织地址具体包括：

第一路和第二路数据按照如下公式计算：

$\mathrm{Index}\&lsqb;j\&rsqb;=p\text{'}\left(\mathrm{mod}(j,4)\right)*R_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{floor}(j/4)$

第三路数据按照如下公式计算：

$\mathrm{Index}\&lsqb;j\&rsqb;=p\text{'}\left(\mathrm{mod}(j,4)\right)*R_{\mathrm{subblock}}^{\mathrm{TC}}+\mathrm{mod}(\mathrm{floor}(j/4),R_{\mathrm{subblock}}^{\mathrm{TC}}-1)$

上述两式中：mod(j，4)为第j个数据在列交换前的数据矩阵中的列序号，floor(j/4)为第j个数据在列交换前的数据矩阵中的行序号，p′(mod(j，4)的范围为0到3；

表示行数，其最大值为193。

7.根据权利要求5所述的装置，其特征在于，所述Dummy比特去除单元去掉三路数据交织地址中的Dummy比特，重新计算交织地址具体包括：

对数据流进行模4计算，根据列交换关系计算当前地址前面的Dummy比特数；

用当前地址减去Dummy比特数以获得新的交织地址。

8.根据权利要求5所述的装置，其特征在于，所述获取单元获取读取数据的起始地址和结束地址具体包括：

获取MAC层下发的起始地址和结束地址；

取存储空间的零地址为临时起始地址和结束地址，每过一个时钟周期，临时起始地址和结束地址分别自增

直至自增后的起始地址和结束地址分别大于等于MAC层下发的起始地址和结束地址；

用自增后的起始地址和结束地址减去MAC层下发的起始地址和结束地址，将相减后的差值作为相应时钟周期的起始地址和结束地址。

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