CN102565664A - 一种测试覆盖率的评估方法 - Google Patents
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Abstract
本发明揭示了一种测试覆盖率的评估方法，其包括如下步骤：S1，提供待测电路板，所述电路板上安装有待测器件及对应于待测器件的若干网线，所述待测器件设有与网线相连的引脚；S2，利用边界扫描仪对与待测器件相连的网线进行测试，得到网线覆盖率；S3，对网线覆盖率进行计算，以得到待测器件的引脚的覆盖率。本发明的有益效果是：通过对网线覆盖率进行计算，板级测试人员能够得到更加详细的引脚的覆盖率，以便于测试人员找出哪些器件和引脚需要更多的进行测试。
Description
技术领域
本发明涉及一种测试覆盖率的评估方法，属于集成电路板级生产测试领域。
背景技术
随着集成电路的发展进入超大规模集成电路时代，电路板的高度复杂性以及多层印制板、表面封装(SMT)、球栅阵列(BGA)、圆片规模集成(WSI) 和多芯片模块(MCM)技术在电路系统中的运用，使得电路节点的物理可访问性正逐步削弱以至于消失，电路和系统的可测试性急剧下降。由于电路板的集成度越来越大，可供测试的结点间距越来越小，有的甚至完全成为隐性结点，在这种情况下，如果只采用探针、针床等传统测试设备进行器件故障测试就存在很多弊端，甚至无法进行有效测试。首先是器件引脚间距越来越小，探针伸上去比较困难，如果一定要将探针伸上去还有可能损伤器件本身；其次有的器件引脚已经成为隐性结点，根本就无法使用探针，比如BGA封装的芯片和MCM器件等。这不但使测试成本在电路和系统总开销中所占的比例不断上升，测试周期加长，而且仍然有很多不可测的情况存在，因此，常规测试方法正面临着日趋严重的测试困难。
针对这种情况，电子测试的研究方向也从接触式测试、测试针床、测试分析仪器等传统测试方法发展到了研究在电子系统甚至芯片设计时就考虑系统测试问题的新兴设计方法－DFT，通过它来解决现代系统的测试问题。作为可测性设计的结构化设计方法，主要有以下几种：扫描通路法、级敏扫描化、随机存取扫描化、扫描置入化、自测试与内建自测试、边界扫描BS(Boundary Scan)等。
边界扫描BS(Boundary Scan)概念的提出，是为了解决超大规模集成VLSI 的测试问题。1985年，由Philips、Siemens等公司成立的JETAG(Joint European Test Action Group)提出了边界扫描技术，它通过存在于器件输入输出管脚与内核电路之间的边界扫描单元BSC对器件及其外围电路进行测试，从而提高了器件的可控性和可观察性，解决了现代电子技术发展带来的上述测试问题，可以较方便地完成由现代器件组装的电路板的测试。
带边界扫描结构的芯片和不带边界扫描结构的芯片相比较，主要是多了5个测试存取通道TAP(Test Access Port)引脚：测试时钟输入TCK(Test ClocK input)、测试数据输入TDI(Test Data Input)、测试数据输出TDO(Test Data Output)、测试模式输入TMS(Test Mode Select input) 和测试重置TRST(Test Reset)，同时多了一个测试存取通道TAP(Test Access Port)控制器、一个指令寄存器和一组数据寄存器，数据寄存器又包括边界扫描单元寄存器、旁路(BYPASS)寄存器，还可能包括器件代码(IDCODE) 寄存器、用户代码(USERCODE)寄存器或其余用户自定义寄存器。测试模式输入TMS用来加载控制信息。边界扫描BS还定义了TAP控制器支持的几种测试模式，主要有外测试(EXTEST)、运行测试(RUNTEST)及内测试(INTEST)；使用时，将多个扫描器件的扫描链通过它们的TAP控制器连在一起形成一个连续的边界寄存器链，在测试数据输入TDI加载测试信号就可以控制和测试所有相连的管脚。这样的虚拟引脚代替了ICT夹具对器件每个管脚的物理接触，极大地方便了对电路板的测试。
目前业界的边界扫描测试技术一般是以电路网表中的网线为单位，进行激励和测试的。虽然这种方法简单有效， 但是只能得到网线级别的测试覆盖率，而无法得到更加深层次的引脚级别的测试覆盖率， 并不利于测试人员进行更深层次的诊断测试。
因此，有必要对现有的测试覆盖率的评估方法进行改良。
发明内容
本发明所要解决的技术问题在于提供一种新型的测试覆盖率的评估方法，其能够得到待测器件更加深层次的引脚的覆盖率。
为解决上述技术问题，本发明采用如下技术方案：一种测试覆盖率的评估方法，其包括如下步骤：
S1，提供待测电路板，所述电路板上安装有待测器件及对应于待测器件的若干网线，所述待测器件设有与网线相连的引脚；
S2，利用边界扫描仪对与待测器件相连的网线进行测试，得到网线覆盖率；
S3，对网线覆盖率进行计算，以得到待测器件的引脚的覆盖率。
作为本发明的进一步改进，步骤S1中，当所述待测器件为非边界扫描器件时，步骤S2使用边界扫描仪对非边界扫描器件进行单次读写操作，步骤S3中，引脚的覆盖率与网线覆盖率相同。
作为本发明的进一步改进，当网线覆盖率为短路时，则引脚的覆盖率也为短路；当网线覆盖率为开路时，则引脚的覆盖率也为开路；当网线覆盖率为短路和开路时，则引脚的覆盖率也为短路和开路。
作为本发明的进一步改进，所述非边界扫描器件为内存器件。
作为本发明的进一步改进，步骤S1中，当所述待测器件为非边界扫描器件时，步骤S2使用边界扫描仪对非边界扫描器件进行至少两次不同的读写操作，并使用如下算法计算引脚的覆盖率：
(1). 当一次读写操作检测到网线覆盖率为开路，另一次读写操作检测到网线覆盖率为短路，此时，引脚的覆盖率为开路和短路；
(2). 所述电路板上安装有与待测器件相连的上拉电阻，当一次读写操作检测到上拉电阻为开路，另一次读写操作检测到网线覆盖率为短路，此时，引脚的覆盖率为开路和短路；
(3). 所述电路板上安装有与待测器件相连的下拉电阻，当一次读写操作检测到下拉电阻为开路，另一次读写操作检测到网线覆盖率为短路，此时，引脚的覆盖率为开路和短路；
(4). 所述电路板上安装有与待测器件相连的上拉电阻，当一次读写操作检测到上拉电阻为开路，另一次读写操作检测到网线覆盖率为开路，此时，引脚的覆盖率为能够检测到上拉电阻为开路；
(5). 所述电路板上安装有与待测器件相连的下拉电阻，当一次读写操作检测到下拉电阻为开路，另一次读写操作检测到网线覆盖率为开路，此时，引脚的覆盖率为能够检测到上拉电阻为开路。
作为本发明的进一步改进，步骤S1中，当所述待测器件为边界扫描器件时，如果网线覆盖率为短路和开路时，则引脚的覆盖率也为短路和开路。
作为本发明的进一步改进，步骤S1中，当所述待测器件为边界扫描器件时，如果网线覆盖率不能覆盖到短路和开路两种情况时，则引脚的覆盖率通过如下算法得出：
(1). 如果网线的发送端能够发送高电平信号也能够发送低电平信号，或者网线的接收端能够接收高电平信号也能够接收低电平信号，则引脚的覆盖率为短路和开路；
(2). 如果网线的发送端只能够发送低电平信号，且网线的接收端只能够接收低电平信号，则引脚的覆盖率为接电源；
(3). 如果网线的发送端只能够发送高电平信号，且网线的接收端只能够接收高电平信号，则引脚的覆盖率为接地；
(4). 如果网线的发送端只能够发送低电平信号，且网线的接收端只能够接收高电平信号，则引脚的覆盖率为短路和开路；
(5). 如果网线的发送端只能够发送高电平信号，且网线的接收端只能够接收低电平信号，则引脚的覆盖率为短路和开路。
相较于现有技术，本发明通过对网线覆盖率进行计算，板级测试人员能够得到更加详细的引脚的覆盖率，以便于测试人员找出哪些器件和引脚需要更多的进行测试。
附图说明
图1是本发明测试覆盖率的评估方法的流程图。
图2是本发明其中一种情形中得到引脚的覆盖率为全覆盖的示意图。
具体实施方式
本发明揭示了一种测试覆盖率的评估方法，用以评估待测试电路板的覆盖率。所述电路板上安装有若干电子元器件、至少一个待测器件及对应于待测器件的若干网线。所述待测器件设有与网线相连的引脚。在本实施方式中，所述若干电子元器件包括上拉电阻及下拉电阻。所述上拉电阻的一端接电源，另一端接待测器件的引脚。所述下拉电阻的一端接待测器件的引脚，另一端接地。电路板的电路图通常用网表来表示，网表能表示电路组成和连接方式，一般以电脑文件的形式存在。所述网线是网表中表示哪些器件引脚连接在一起。
请参图1所示，本发明测试覆盖率的评估方法包括如下步骤：
S1，提供待测电路板，所述电路板上安装有待测器件及对应于待测器件的若干网线，所述待测器件设有与网线相连的引脚；
S2，利用边界扫描仪对与待测器件相连的网线进行测试，得到网线覆盖率；
S3，对网线覆盖率进行计算，以得到待测器件的引脚的覆盖率。
步骤S1中，当所述待测器件为非边界扫描器件时，步骤S2使用边界扫描仪对非边界扫描器件进行单次读写操作，步骤S3中，引脚的覆盖率与网线覆盖率相同。具体而言，当网线覆盖率为短路时，则引脚的覆盖率也为短路；当网线覆盖率为开路时，则引脚的覆盖率也为开路；当网线覆盖率为短路和开路时，则引脚的覆盖率也为短路和开路。网线覆盖率为短路是指该测试能够覆盖(测试)到电路短路的这种情况；网线覆盖率为开路是指该测试能够覆盖(测试)到电路开路的这种情况；网线覆盖率为短路和开路是指该测试能够覆盖(测试)到电路短路和开路这两种情况，这种情况又被称为全部情况都能被测试覆盖到，即全覆盖。
在本实施方式中，所述非边界扫描器件为内存器件。
步骤S1中，当所述待测器件为非边界扫描器件时，步骤S2使用边界扫描仪对非边界扫描器件进行至少两次不同的读写操作，并使用如下算法计算引脚的覆盖率：
(1). 当一次读写操作检测到网线覆盖率为开路，另一次读写操作检测到网线覆盖率为短路，此时，引脚的覆盖率为开路和短路；
(2). 所述电路板上安装有与待测器件相连的上拉电阻，当一次读写操作检测到上拉电阻为开路，另一次读写操作检测到网线覆盖率为短路，此时，引脚的覆盖率为开路和短路；
(3). 所述电路板上安装有与待测器件相连的下拉电阻，当一次读写操作检测到下拉电阻为开路，另一次读写操作检测到网线覆盖率为短路，此时，引脚的覆盖率为开路和短路；
(4). 所述电路板上安装有与待测器件相连的上拉电阻，当一次读写操作检测到上拉电阻为开路，另一次读写操作检测到网线覆盖率为开路，此时，引脚的覆盖率为能够检测到上拉电阻为开路；
(5). 所述电路板上安装有与待测器件相连的下拉电阻，当一次读写操作检测到下拉电阻为开路，另一次读写操作检测到网线覆盖率为开路，此时，引脚的覆盖率为能够检测到上拉电阻为开路。
需要说明的是：上拉/下拉电阻开路属于电路开路当中的一种情况，在本发明的实施方式中，可以通过分析电路网表文件得到是否某个电阻是上拉/下拉电阻。
步骤S1中，当所述待测器件为边界扫描器件时，如果网线覆盖率为短路和开路时，则引脚的覆盖率也为短路和开路。
步骤S1中，当所述待测器件为边界扫描器件时，通过边界扫描仪和编写相应的程序，可以让网线发送低电平信号(0)或者高电平信号(1)。如果网线覆盖率不能覆盖到短路和开路两种情况时，则引脚的覆盖率通过如下算法得出：
(1). 如果网线的发送端能够发送高电平信号也能够发送低电平信号，或者网线的接收端能够接收高电平信号也能够接收低电平信号，则引脚的覆盖率为短路和开路；
(2). 如果网线的发送端只能够发送低电平信号，且网线的接收端只能够接收低电平信号，则引脚的覆盖率为接电源；
(3). 如果网线的发送端只能够发送高电平信号，且网线的接收端只能够接收高电平信号，则引脚的覆盖率为接地；
(4). 如果网线的发送端只能够发送低电平信号，且网线的接收端只能够接收高电平信号，则引脚的覆盖率为短路和开路；
(5). 如果网线的发送端只能够发送高电平信号，且网线的接收端只能够接收低电平信号，则引脚的覆盖率为短路和开路。请参图2所示，如果边界扫描器件B1的引脚1发送高电平信号到Net_A，边界扫描器件B2的引脚1能够接收到低电平信号，那么Net_A为全覆盖（即能覆盖到短路和开路两种情况）。
相较于现有技术，本发明测试覆盖率的评估方法通过对网线覆盖率进行计算，以得到待测器件的引脚的覆盖率，使用方法简单。板级测试人员通过本发明的评估方法能够很容易地得到更加详细的引脚的覆盖率，以便于测试人员找出哪些器件和引脚需要更多的进行测试。
综上所述，以上仅为本发明的较佳实施例而已，不应以此限制本发明的范围，即凡是依本发明权利要求书及发明说明书内容所作的简单的等效变化与修饰，皆应仍属本发明专利涵盖的范围内。
Claims (7)
1. 一种测试覆盖率的评估方法，其特征在于，该方法包括如下步骤：
S1，提供待测电路板，所述电路板上安装有待测器件及对应于待测器件的若干网线，所述待测器件设有与网线相连的引脚；
S2，利用边界扫描仪对与待测器件相连的网线进行测试，得到网线覆盖率；
S3，对网线覆盖率进行计算，以得到待测器件的引脚的覆盖率。
2. 如权利要求1所述的评估方法，其特征在于：步骤S1中，当所述待测器件为非边界扫描器件时，步骤S2使用边界扫描仪对非边界扫描器件进行单次读写操作，步骤S3中，引脚的覆盖率与网线覆盖率相同。
3. 如权利要求2所述的评估方法，其特征在于：当网线覆盖率为短路时，则引脚的覆盖率也为短路；当网线覆盖率为开路时，则引脚的覆盖率也为开路；当网线覆盖率为短路和开路时，则引脚的覆盖率也为短路和开路。
4. 如权利要求2所述的评估方法，其特征在于：所述非边界扫描器件为内存器件。
5. 如权利要求1所述的评估方法，其特征在于：步骤S1中，当所述待测器件为非边界扫描器件时，步骤S2使用边界扫描仪对非边界扫描器件进行至少两次不同的读写操作，并使用如下算法计算引脚的覆盖率：
当一次读写操作检测到网线覆盖率为开路，另一次读写操作检测到网线覆盖率为短路，此时，引脚的覆盖率为开路和短路；
所述电路板上安装有与待测器件相连的上拉电阻，当一次读写操作检测到上拉电阻为开路，另一次读写操作检测到网线覆盖率为短路，此时，引脚的覆盖率为开路和短路；
所述电路板上安装有与待测器件相连的下拉电阻，当一次读写操作检测到下拉电阻为开路，另一次读写操作检测到网线覆盖率为短路，此时，引脚的覆盖率为开路和短路；
所述电路板上安装有与待测器件相连的上拉电阻，当一次读写操作检测到上拉电阻为开路，另一次读写操作检测到网线覆盖率为开路，此时，引脚的覆盖率为能够检测到上拉电阻为开路；
所述电路板上安装有与待测器件相连的下拉电阻，当一次读写操作检测到下拉电阻为开路，另一次读写操作检测到网线覆盖率为开路，此时，引脚的覆盖率为能够检测到上拉电阻为开路。
6. 如权利要求1所述的评估方法，其特征在于：步骤S1中，当所述待测器件为边界扫描器件时，如果网线覆盖率为短路和开路时，则引脚的覆盖率也为短路和开路。
7. 如权利要求1所述的评估方法，其特征在于：步骤S1中，当所述待测器件为边界扫描器件时，如果网线覆盖率不能覆盖到短路和开路两种情况时，则引脚的覆盖率通过如下算法得出：
如果网线的发送端能够发送高电平信号也能够发送低电平信号，或者网线的接收端能够接收高电平信号也能够接收低电平信号，则引脚的覆盖率为短路和开路；
如果网线的发送端只能够发送低电平信号，且网线的接收端只能够接收低电平信号，则引脚的覆盖率为接电源；
如果网线的发送端只能够发送高电平信号，且网线的接收端只能够接收高电平信号，则引脚的覆盖率为接地；
如果网线的发送端只能够发送低电平信号，且网线的接收端只能够接收高电平信号，则引脚的覆盖率为短路和开路；
如果网线的发送端只能够发送高电平信号，且网线的接收端只能够接收低电平信号，则引脚的覆盖率为短路和开路。
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| CN (1) | CN102565664B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105738795A (zh) * | 2016-02-26 | 2016-07-06 | 中国科学院计算技术研究所 | 一种用于硅后芯片验证的翻转覆盖率检测方法及装置 |
| CN108627716A (zh) * | 2017-03-22 | 2018-10-09 | 株洲中车时代电气股份有限公司 | 一种变流器整机全过程检测覆盖率分析方法 |
| CN108627755A (zh) * | 2017-03-22 | 2018-10-09 | 株洲中车时代电气股份有限公司 | 一种电路板全过程测试覆盖率分析方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0543506A2 (en) * | 1991-11-19 | 1993-05-26 | Hewlett-Packard Company | Enhanced boundary-scan interconnect test diagnosis through utilization of board topology data |
| US5303246A (en) * | 1991-07-03 | 1994-04-12 | Hughes Aircraft Company | Fault isolation diagnostics |
| JP2000002751A (ja) * | 1998-06-17 | 2000-01-07 | Pfu Ltd | プローブ付きバウンダリスキャンテスタ |
| CN101529388A (zh) * | 2007-03-08 | 2009-09-09 | 中兴通讯股份有限公司 | 一种非边界扫描数字器件的测试方法 |
| WO2010056346A2 (en) * | 2008-11-14 | 2010-05-20 | Teradyne, Inc. | Method and apparatus for testing electrical connections on a printed circuit board |
-
2010
- 2010-12-14 CN CN201010587168.9A patent/CN102565664B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303246A (en) * | 1991-07-03 | 1994-04-12 | Hughes Aircraft Company | Fault isolation diagnostics |
| EP0543506A2 (en) * | 1991-11-19 | 1993-05-26 | Hewlett-Packard Company | Enhanced boundary-scan interconnect test diagnosis through utilization of board topology data |
| JP2000002751A (ja) * | 1998-06-17 | 2000-01-07 | Pfu Ltd | プローブ付きバウンダリスキャンテスタ |
| CN101529388A (zh) * | 2007-03-08 | 2009-09-09 | 中兴通讯股份有限公司 | 一种非边界扫描数字器件的测试方法 |
| WO2010056346A2 (en) * | 2008-11-14 | 2010-05-20 | Teradyne, Inc. | Method and apparatus for testing electrical connections on a printed circuit board |
Non-Patent Citations (3)
| Title |
|---|
| 李洋: "基于边界扫描的板级互连测试模型研究", 《现代电子技术》, no. 02, 15 January 2009 (2009-01-15) * |
| 谭细金: "基于LASAR和边界扫描的故障诊断系统设计", 《中国优秀博硕士学位论文全文数据库(硕士) 信息科技辑》, no. 1, 15 March 2005 (2005-03-15) * |
| 雷加等: "高级数字网络的边界扫描测试", 《电子测量与仪器学报》, 31 December 2004 (2004-12-31) * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105738795A (zh) * | 2016-02-26 | 2016-07-06 | 中国科学院计算技术研究所 | 一种用于硅后芯片验证的翻转覆盖率检测方法及装置 |
| CN105738795B (zh) * | 2016-02-26 | 2018-10-09 | 中国科学院计算技术研究所 | 一种用于硅后芯片验证的翻转覆盖率检测方法及装置 |
| CN108627716A (zh) * | 2017-03-22 | 2018-10-09 | 株洲中车时代电气股份有限公司 | 一种变流器整机全过程检测覆盖率分析方法 |
| CN108627755A (zh) * | 2017-03-22 | 2018-10-09 | 株洲中车时代电气股份有限公司 | 一种电路板全过程测试覆盖率分析方法 |
Also Published As
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Legal Events
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|---|---|---|---|
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