CN102547966B - 码元同步发射的校准方法 - Google Patents

Abstract

本发明提供了一种码元同步发射的校准方法，包括同播码元调制芯片和产生同播码元调制芯片的外部参考时钟源的时钟调整模块，具体依次包括：时钟调整模块对接收到的PPS信号进行计数；同播码元调制芯片接收码元信号并输出时钟信号至时钟调整模块，时钟调整模块对其进行计数；设置对系统参考时钟进行分频输出的分频比例值；将系统参考时钟标准频率值与前述记录的两个计数值进行逻辑运算，得出系统参考时钟偏差值；执行偏差值Δ的累加并判断累加值是否超过固定值，以进行分频比例值的相应操作；根据分频比例值输出信号，作为同播码元调制芯片的时钟源。本发明可增强通信的可靠性，实时调整同播码元调制芯片的码元发射信号，实现发射码元的同步。

Description

码元同步发射的校准方法

技术领域

本发明属于通讯领域，涉及一种无线通讯中基站发射的码元的同步方法。

背景技术

常规发射台载频频率稳定度较差，一般为2ppm，即对于基本上以380MHz的频率的集群通信系统为主的通讯可以产生760Hz的载频频率误差。

同播网通讯系统工作时，在重叠区的多个接收机会收到同一移动台的音频信号，如果将这些信号全部转发出去，会出现多个音频叠加，由于从判选器输出的信号传送到各基站的链路形式或者距离不同，通过不同的同播基站的发射机话音信号传送到手持电台受不同路径延时的影响，移动台在重叠区内收到音频信号存在相位差，幅度也会出现起伏，延时、相位和幅度三个参数控制不好，则会出现语音语音变调、音频失真大、错误、丢字等现象，当两个载波同时进入移动台接收机时，由于接收机的混频作用可产生最大1.52kHz的差拍干扰信号，其将会严重影响通话的效果。从原理上理解，则是由于符号时基的存在，如果来自两个基站的符号时基（相位）不一致时会形成很大的干扰，因此要求符号同步有相当高的精度。这样就要求发射的码元必须同步，终端才能正常解调。

发明内容

本发明要解决的技术问题是提供一种以GPS信号为参考系的方法，使同播网各个基站所发射的码元信号同步，以减少同播基站之间的相互干扰因素，保证重叠区的相位误差信号在可接收的范围。

本发明所述的码元同步发射的校准方法，包括同播码元调制芯片和产生同播码元调制芯片的外部参考时钟源的时钟调整模块，具体包括如下步骤：

（1）      时钟调整模块利用系统参考时钟clk_ref对从接收到GPS发射的PPS信号时刻开始至下一个PPS信号来临前一刻的时间段内进行计数，并将计数的数值记为cnt_1s，同时定义系统参考时钟理论上的标准频率值const_1s；

（2）      同播码元调制芯片接收到发射码元信号TX_dat时输出码元发射时钟TX_clk至时钟调整模块处，时钟调整模块利用系统参考时钟clk_ref对自PPS信号的电平上升沿时刻至码元发射时钟TX_clk在电平翻转前一刻的时间段的数值进行计数，经处理后记为cnt_rfa；

（3）      设置一个分频比例值cycle，用以对系统参考时钟clk_ref进行分频输出；

（4）      将定义的标准频率值const_1s与步骤（1）、步骤（2）所记录的cnt_1s及cnt_rfa进行逻辑运算：Δ=cnt_1s-const_1s+cnt_rfa，得出前一秒内的系统参考时钟偏差值，Δ值为正，表明系统参考时钟的实际时钟周期比标准频率值小，Δ值为负，表明系统参考时钟的实际时钟周期比标准频率值大；

（5）      执行偏差值Δ的累加，得出累加值：acc=acc+Δ；

（6）      设置输出时钟的频率比较门限bcc，判断累加值acc与频率比较门限bcc之间的关系，并对分频比例值cycle进行加减操作或者不操作；

（7）      设置循环计数变量cnt_n并对应产生输出信号clk_out，cnt_n包含从0~cycle值区间内的各个整数值，其中cnt_n的前一半的各个数值对应输出信号clk_out均输出一个低电平或均输出一个高电平，余下部分的各个数值对应输出信号clk_out均输出与前一半数值对应电平相反的电平，产生的输出信号clk_out即作为同播码元调制芯片的外部参考时钟源。

其中，步骤（1）~步骤（3）之间无先后顺序。

至此，上述主要步骤即实现对同播码元调制芯片的码元信号进行同步发射。

以下对上述各步骤进行更进一步的补充：

步骤（1）与步骤（4）之间还包括步骤a1.判断cnt_1s值是否处于标准频率值const_1s的允许偏差范围之外，如处于允许偏差范围之外则停止后续步骤，返回步骤（1）并输出系统提供参考时基无效信号；如处于允许偏差范围之内则进行后续步骤。

步骤（2）中对自PPS信号的电平上升沿时刻至码元发射时钟TX_clk在电平翻转前一刻的时间段的数值进行计数后记为cnt_rf，并在PPS信号电平上升沿处判断码元发射时钟TX_clk的电平高低，如电平为高则把-cnt_rf的数值赋予cnt_rfa，如电平为低则把cnt_rf的数值赋予cnt_rfa。

步骤（6）中对累加值acc与频率比较门限bcc之间的关系包括如下判断操作：如果acc>bcc且acc>0，则cycle值加1，同时acc=acc-bcc，返回步骤（6）重新判断；如果|acc|>bcc且acc<0，则cycle值减1，同时acc=acc+bcc，返回步骤（6）重新判断；如果|acc|<bcc，则cycle不作处理，同时进行后续步骤。

本发明的有益效果是：由于本FPGA系统晶振的稳定度约为3.5ppm，而GPS模块的稳定度为100ns，码元的传输速率为16kb/p，在每秒的时间内可能产生的误差范围则为±（100ns + 3.5us）。由于每个码元时间为62.5us，所以产生的影响基本可以忽略。本校准方法以GPS信号为参考使同播网的各个基站发射信号的码元同步，使终端正确找到判决最佳时刻，免受相邻符号音的干扰，提高接收端信噪比，减少误符号率，更重要的是可减少同播基站之间的相互干扰，利用GPS数据精确调整参数，实时调整同播码元调制芯片的码元发射信号，实现发射码元的同步，保证重叠区的相位误差信号在可接收的范围。

附图说明

图1为本发明的电路结构模块及相应的信号关系图；

图2为对PPS计数而得出的cnt_1s示意图；

图3为对TX_clk计数而得出的cnt_rf示意图；

图4为本发明的校准方法的总体流程图。

具体实施方式

本发明所述的码元同步发射的校准方法，包括同播码元调制芯片和产生同播码元调制芯片的外部参考时钟源的FPGA时钟调整模块，时钟调整模块设有一个系统参考时钟clk_ref。

校准方法主要依次如下述步骤进行：

（1）      时钟调整模块利用系统参考时钟clk_ref对从接收到GPS发射的PPS信号时刻至下一个PPS信号来临前一刻的时间段内进行计数，并将计数的数值记为cnt_1s，同时定义系统参考时钟理论上的标准频率值const_1s；

（2）      同播码元调制芯片接收到发射码元信号TX_dat时输出码元发射时钟TX_clk至时钟调整模块处，时钟调整模块利用系统参考时钟clk_ref对自PPS信号的电平上升沿时刻至码元发射时钟TX_clk在电平翻转前一刻的时间段的数值进行计数，经处理后记为cnt_rfa；

（3）      设置一个分频比例值cycle，用以对系统参考时钟clk_ref进行分频输出；

（4）      将定义的标准频率值const_1s与步骤（1）、步骤（2）所记录的cnt_1s及cnt_rfa进行逻辑运算：Δ=cnt_1s-const_1s+cnt_rfa，得出前一秒内的系统参考时钟偏差值，Δ值为正，表明系统参考时钟的实际时钟周期比标准频率值小，Δ值为负，表明系统参考时钟的实际时钟周期比标准频率值大；

（5）      执行偏差值Δ的累加，得出累加值：acc=acc+Δ；

（6）      设置输出时钟的频率比较门限bcc，判断累加值acc与频率比较门限bcc之间的关系，并对分频比例值cycle进行加减操作或者不操作；

（7）      设置循环计数变量cnt_n并对应产生输出信号clk_out，cnt_n包含从0~cycle值区间内的各个整数值，其中cnt_n的前一半的各个数值对应输出信号clk_out均输出一低电平或均输出一高电平（本实施例cycle当前值为6，即cnt_n的前一半为0~2，并且cnt_n的前一半数值均对应输出低电平），余下部分的各个数值（即3~6）对应输出信号clk_out输出与前一半数值对应电平的相反电平（即高电平），产生的输出信号clk_out即作为同播码元调制芯片的外部参考时钟源，调整控制同播码元调制芯片发射码元信号的时间。

其中，步骤（1）~步骤（3）之间无先后顺序。

至此，上述即利用FPGA输出分频频率作为提供同播码元调制芯片外部时钟源的调整方法，实现对同播码元调制芯片的码元信号进行同步发射。

以下对上述各步骤进行更进一步的补充：

步骤（1）在保存上一个PPS信号的计数值后，且在下一个PPS信号来临前置零重新计数。

步骤（1）与步骤（4）之间还包括步骤a1.判断cnt_1s值是否处于标准频率值const_1s的允许偏差范围之外，如处于允许偏差范围之外则停止后续步骤，返回步骤（1）并输出系统提供参考时基无效信号；如处于允许偏差范围之内则进行后续步骤。本实施例对允许的偏差范围定为2/10000。

步骤（2）中对自PPS信号的电平上升沿时刻至码元发射时钟TX_clk在电平翻转前一刻的时间段的数值进行计数后记为cnt_rf，并在PPS信号电平上升沿处判断码元发射时钟TX_clk的电平高低，如电平为高则把-cnt_rf的数值赋予cnt_rfa，如电平为低则把cnt_rf的数值赋予cnt_rfa。

步骤（6）中对累加值acc与频率比较门限bcc之间的关系包括如下判断操作：如果acc>bcc且acc>0，则cycle值加1，同时acc=acc-bcc，返回步骤（6）重新判断；如果|acc|>bcc且acc<0，则cycle值减1，同时acc=acc+bcc，返回步骤（6）重新判断；如果|acc|<bcc，则cycle不作处理，同时进行后续步骤。

本实施例中的同播码元调制芯片，根据其内部特性，TX_clk的时钟频率为16KHz，而FPGA模块的系统参考时钟clk_ref为49.152MHz，设置6分频，对应cycle的初始值为6，分频后的输出为8.192MHz，符合同播码元调制芯片正常工作状态下的时钟频率要求，当接收到时钟TX_clk的时间判断具有较大偏差时，可根据上述各步骤的算法加以处理，并实现改变cycle值而调整同播码元调制芯片的时钟信号，继而调整同播码元调制芯片发射码元的时间，实现码元发射的同步。

以上所述并非对本发明的技术范围作任何限制，凡依据本发明技术实质对以上的实施例所作的任何修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (4)

1.一种码元同步发射的校准方法，包括使用同播码元调制芯片和产生同播码元调制芯片的外部参考时钟源的时钟调整模块，具体依次包括如下步骤：

(1)时钟调整模块利用系统参考时钟clk_ref对从接收到GPS的PPS信号时刻始到下一个PPS信号来临前一刻的时间段内进行计数，并将计数的数值记为cnt_1s，同时定义系统参考时钟理论上的标准频率值const_1s；

(2)同播码元调制芯片接收到发射码元信号TX_dat时输出码元发射时钟TX_clk至时钟调整模块处，时钟调整模块利用系统参考时钟clk_ref对自PPS信号的电平上升沿时刻至码元发射时钟TX_clk在电平翻转前一刻的时间段的数值进行计数，经处理后记为cnt_rfa；

(3)设置一个分频比例值cycle；

(4)将定义的标准频率值const_1s与步骤(1)、步骤(2)所记录的cnt_1s及cnt_rfa进行逻辑运算：Δ＝cnt_1s-const_1s+cnt_rfa，得出前一秒内的系统参考时钟偏差值；

(5)执行偏差值Δ的累加，得出累加值：acc＝acc+Δ；

(6)设置频率比较门限bcc，判断累加值acc与频率比较门限bcc之间的关系，并对分频比例值cycle进行操作或者不操作，对累加值acc与频率比较门限bcc之间的关系包括如下判断操作：如果acc>bcc且acc>0，则cycle值加1，acc＝acc-bcc，同时返回步骤(6)重新判断；如果|acc|>bcc且acc<0，则cycle值减1，acc＝acc+bcc，同时返回步骤(6)重新判断；如果|acc|<bcc，则cycle不作处理，同时进行后续步骤；

(7)根据分频比例值的数值，从0～cycle值区间内的各个整数值分别对应输出信号的一个输出电平，区间内前一半的各个数值对应所述的输出信号输出低电平或输出高电平，余下部分的各个数值对应所述的输出信号输出相反的电平，产生的输出信号作为同播码元调制芯片的外部参考时钟源；

其中，步骤(1)～步骤(3)之间无先后顺序。

2.根据权利要求1所述的码元同步发射的校准方法，其特征在于：步骤(1)在保存上一个PPS信号的计数值后，且在下一个PPS信号来临前置零重新计数。

3.根据权利要求1所述的码元同步发射的校准方法，其特征在于：步骤(1)与步骤(4)之间还包括步骤a1.判断cnt_1s值是否处于标准频率值const_1s的允许偏差范围之外，如处于允许偏差范围之外则停止后续步骤，返回步骤(1)并输出系统提供参考时基无效信号；如处于允许偏差范围之内则进行后续步骤。

4.根据权利要求1所述的码元同步发射的校准方法，其特征在于：步骤(2)中对自PPS信号的电平上升沿时刻至码元发射时钟TX_clk在电平翻转前一刻的时间段的数值进行计数后记为cnt_rf，并在PPS信号电平上升沿处判断码元发射时钟TX_clk的电平高低，如电平为高则把-cnt_rf的数值赋予cnt_rfa，如电平为低则把cnt_rf的数值赋予cnt_rfa。