CN102473690B - 具有屏蔽层和电容耦合芯片侧电源端子的半导体器件 - Google Patents

具有屏蔽层和电容耦合芯片侧电源端子的半导体器件 Download PDF

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Abstract

提出了一种半导体器件，包括：配线板，具有其上设置了板侧接地端子和板侧电源端子的第一表面；半导体芯片，配置为面对所述配线板的第一表面，其中所述第一表面面对所述半导体芯片的相对表面；屏蔽层，设置在所述半导体芯片处以便覆盖除了所述相对表面之外的半导体芯片的外表面；芯片侧电源端子，所述芯片侧电源端子设置在所述相对表面上并且与板侧电源端子电连接；芯片侧接地端子，所述芯片侧接地端子设置在所述相对表面上并且与板侧接地端子和屏蔽层电连接；以及第一电容性耦合部分，所述屏蔽层和所述芯片侧电源端子通过所述第一电容性耦合部分彼此电容性耦合。

Description

具有屏蔽层和电容耦合芯片侧电源端子的半导体器件
技术领域
本发明涉及一种半导体器件，具体地涉及具有阻挡电磁波的屏蔽结构的半导体器件。
本发明要求2009年8月18日递交的日本专利申请No.2009-189130的优先权，将其内容结合在此作为参考。
背景技术
根据近年来的技术进展，在微波毫米波频带(例如60GHz或76GHz)操作的诸如单芯片MMIC(单片微波集成电路)之类的半导体器件的研发已经取得了进展。
在这种毫米波频带，因为较小的电感或电容影响半导体器件的匹配特性，用于连接MMIC及其封装的配线应该尽可能小。因此，已经提出了不使用金配线连接，而是使用具有比配线更小电感的金隆起焊盘的倒装芯片连接(例如参见专利文献1的图1中所公开的半导体器件)。
在高频带(包括毫米波频带)操作的MMIC中，MMIC的周围通常受到电学屏蔽以便阻挡从MMIC发射不必要的电磁波。已经提出了许多使用上述倒装芯片连接的屏蔽结构。
例如，在专利文献2中所公开的用于实现屏蔽结构的传统技术中，对采用倒装芯片连接的MCM(多芯片模块)衬底的背面和侧面进行金属化，并且经由焊料将金属化的侧面与其上形成焊料壁的封装衬底相连。
另外，在专利文献3中所公开的用于实现屏蔽结构的传统技术中，排列与接地电极相连的隆起焊盘以便包围功能电路，并且将盖层衬底与所述隆起焊盘相连。
此外，在专利文献4中所公开的半导体器件具有半导体芯片、在半导体芯片上设置的一对接地焊盘以及在半导体芯片上的接地焊盘之间设置的一对信号线焊盘。
第一金属层设置在半导体芯片的侧壁上。第二金属层与第一金属层相连并且达到接地焊盘。对于信号线焊盘的每一个，连接接合配线的一端。每一个接合配线的另一端与信号线相连。
另外，第三金属层设置在半导体芯片的下表面上。
现有技术文献：
专利文献
专利文献1：日本未审专利申请首次公开No.2001-267487(参见图1)。
专利文献2：日本专利注册No.3590340(参见图2)。
专利文献3：日本实用新型注册No.3066855(参见图1)。
专利文献4：日本未审专利申请首次公开No.2006-216672(参见图10)。
发明内容
本发明要解决的问题
用于专利文献2中公开的MCM结构的屏蔽结构具有与用于半导体器件的倒装芯片连接的结构类似的部件结构，并且因此可以应用于半导体器件的倒装芯片连接。在半导体器件的倒装芯片连接中，通常不但采用使用焊料的隆起焊盘而且也采用使用金或铜的隆起焊盘连接。
然而，使用金或铜的隆起焊盘连接除了隆起焊盘连接工艺之外还要求形成焊料壁的工艺，增加了制造成本。
此外，在专利文献3中公开的屏蔽结构要求沿功能电路外围的接地隆起焊盘的附加结构。另外，如果屏蔽的目标包括有源元件，应该在所述有源元件的附近设置电源端子或功率配线。因此，在屏蔽目标周围设置隆起焊盘非常困难，并且这种结构是不现实的。
在专利文献4中公开的半导体器件中，尽管可以使用第三金属层来阻挡从半导体芯片向下发射电磁波，接合配线通过的部分或者在半导体芯片上不具有第二金属层的部分不能足够地阻挡电磁波。
此外，尽管可以通过使接合配线和第二金属层之间的间隙变窄来阻挡电磁波，所述间隙的尺寸精度是不均匀的，因此这种方法不是有效的。
根据以上情况，本发明的目的是提供一种具有屏蔽结构的半导体器件，所述屏蔽结构可以在不要求用于倒装芯片连接的附加工艺的情况下可靠地阻挡电磁波。
解决问题的手段
为了实现以上目的，本发明提供了一种半导体器件，包括：
配线板，具有其上设置了板侧接地端子和板侧电源端子的第一表面；
半导体芯片，配置为面对所述配线板的第一表面，其中所述第一表面面对所述半导体芯片的相对表面；
屏蔽层，设置在所述半导体芯片处以便覆盖除了所述相对表面之外的半导体芯片的外表面；
芯片侧电源端子，所述芯片侧电源端子设置在所述相对表面上，并且与板侧电源端子电连接；
芯片侧接地端子，所述芯片侧接地端子设置在所述相对表面上，并且与板侧接地端子和屏蔽层电连接；以及
第一电容性耦合部分，所述屏蔽层和所述芯片侧电源端子通过所述第一电容性耦合部分彼此电容性耦合。
本发明的效果
根据本发明的半导体器件，所述板侧电源端子和所述芯片侧电源端子彼此电连接，并且所述屏蔽层、所述芯片侧接地端子和所述板侧接地端子彼此电连接。
甚至当所述屏蔽层和所述芯片侧电源端子彼此分离开特定的距离时，如果两个部件电容性耦合，它们产生实质上的短路状态。因此，也在所述屏蔽层和所述芯片侧电源端子之间有效地阻挡了电磁波。
尽管操作半导体芯片通常发射电磁波，用于在配线板和半导体芯片之间的倒装芯片连接的以上结构可以无需提供附加的工艺就阻挡发射的电磁波。
附图说明
图1是作为本发明第一实施例的半导体器件的侧面截面图。
图2是半导体器件中的半导体芯片的底视图。
图3是图2中的特定部分的放大视图。
图4是示出了用于分析半导体器件的电磁波阻挡效果的分析模型的图。
图5是示出了使用所述分析模型的分析结果的图。
图6是作为本发明第二实施例的半导体器件中的半导体芯片的底视图。
图7是图6中的特定部分的放大视图。
图8是作为本发明第三实施例的半导体器件中的半导体芯片的底视图。
图9是图8中的特定部分的放大视图。
图10是作为本发明第四实施例的半导体器件中的半导体芯片的底视图。
图11是沿图10的A-A线切割的截面图。
图12是本发明实施例的变体的侧面截面图。
具体实施方式
第一实施例
下面将参考图1至图5解释本发明的第一实施例
如图1所示，本实施例的半导体器件1可以是在毫米波频带操作的MMIC(具有1mm至10mm波长的电磁波)，并且具有平板形状的半导体芯片3通过倒装芯片连接与多层衬底(即配线板)2的底座部分22(随后解释)的顶部表面(即第一表面)22a相连。
如图1和图2所示，半导体芯片3包括：具有平板形状的底座部分5；电路6，设置在底座部分5的底部表面(即相对表面)5a的中心区域中；屏蔽层7，配置用于覆盖除了所述底部表面5a之外的底座部分5的外表面；DC端子(即芯片侧电源端子)8，配置用于包围所述底部表面5a上的电路6；接地端子(即芯片侧接地端子)9，设置在底部表面5a上；以及第一电容性耦合部分10，所述第一电容性耦合部分将屏蔽层7与DC端子8耦合。
半导体芯片3的底座部分5由诸如砷化镓、硅或硅锗之类的材料构成。尽管在当前技术中砷化镓最适用于底座部分5，使用除了砷化镓之外的材料(例如硅或硅锗)的毫米波半导体的研究和开发已经取得了进展。因此，用于底座部分5的材料可以是实现毫米波半导体的上述材料的任一种，并且不局限于砷化镓。
电路6是诸如传感器或放大器之类的功能部件，并且根据其操作发射毫米波频带内的电磁波。
屏蔽层7具有设置在底部表面5a的外边缘的外围地14、设置在底座部分5的侧面上的侧金属部分15以及设置在底座部分5的顶部表面上的背金属部分16，其中将地14和金属部分15、16集成到一层。
最优选的，通过在制造毫米波半导体时通常采用的金电镀或金的溅射来形成屏蔽层7。尽管优选地是屏蔽层7的整个表面由金属构成，可以在屏蔽层7中部分地形成孔或狭缝。
通常，对于电路6的30GHz的操作频率，金的趋肤深度是约0.45μm。考虑到这种情况，最优选的是金的厚度是1μm或以上。然而，当厚度小于1μm时当然也确保了本发明的效果。
此外，当将除了金之外的金属用于形成屏蔽层7时也没有问题。当屏蔽层7由金合金(即不单单是金)或金层和设置在金层之上或之下的其他金属层的组合构成时也没有问题。
每一个DC端子8和接地端子9均具有平面视图中的实质上正方形形状，并且DC端子8和接地端子9分离地设置以形成正方形结构。
将DC端子8定位为朝着底部表面5a的中心区域与外围地14相分离。接地端子9朝着底部表面5a的中心区域靠近外围地14的一个角落但是与所述外围地14的一个角落相分离。接地端子9和外围地14经由配线图案17(即导体)直接电连接。
尽管在图中没有示出作为高频输入和输出端子的RF端子，当然可以将RF端子设置在每一个DC端子8或接地端子9附近。
如上所述在本实施例中，每一个DC端子8和接地端子9均具有平面图中实质上的正方形形状。然而，每一个DC端子8和接地端子9均可以具有平面图中的圆形或矩形形状，即所述形状没有特定限制。
同样如上所述在本实施例中，DC端子8和接地端子9分离地设置以形成正方形结构，从而包围电路6。然而，DC端子和接地端子的结构不局限于此，并且可以采用通过相关端子包围电路6的任意结构。
如图3所示，每一个第一电容性耦合部分10具有分别设置在外围地14和每一个DC端子8处的交叉指状电极18和19。所述交叉指状电极18和19每一个均具有梳子形状，并且彼此分离且啮合以确保其间较小的间隙。
在本实施例中，交叉指状电极18和19在平面图中与底座部分5的侧面(与电极相邻)垂直地延伸。
在毫米波频带，为了考虑交叉指状电极18和19形成短路，优选地是第一电容性耦合部分10具有相对较大的电容，因此交叉指状电极18和19之间的间隙非常小。因此，最优选的是基于半导体器件1的制造程序的最小化准则来生产交叉指状电极18和19。
与外围地14类似，最优选地是通过使用金电镀或金的溅射来实现DC端子8、接地端子9和交叉指状电极18和19。这里，交叉指状电极18和19越厚，第一电容性耦合部分10的电容越大。然而，考虑到相关成本、连接的便利性或者与外围地14一起整体形成的容易程度，最优选地是交叉指状电极18和19具有与外围地14类似的1μm或以上的厚度。
同样与外围地14类似，如果交叉指状电极18和19由除了金之外的材料构成或者具有小于1μm的厚度，也确保了本发明的效果。
如图1所示，多层衬底2包括：具有平板形状的底座部分22；设置在底座部分22的顶部表面22a上的接地端子(即板侧接地端子)23和DC端子(即板侧电源端子)24(图1中只示出了一个)；接地层25，形成于底座部分22的底部表面22b上；接地柱，所述接地柱将接地端子23与接地层25相连；以及DC柱27，所述DC柱与每一个DC端子24相连，并且延伸至底座部分22的底部表面22b。
底座部分22具有多个堆叠的层，并且其外表面具有绝缘特性。通常将陶瓷衬底用作多层衬底的底座部分，底座部分上安装了在毫米波频带使用的半导体芯片。同样在本发明中，陶瓷衬底最适用于底座部分22。然而，如果使用诸如玻璃-树脂衬底之类的另一种材料，也确保了本发明的效果。
在半导体芯片3的底部表面5a叠加在底座部分22的顶部表面22a上的平面图中，接地端子23和DC端子24配置为分别与接地端子9和DC端子8重叠。也就是说，接地端子9和DC端子8彼此分离以在底座部分22的顶部表面22a上形成正方形结构。
接地层25由金属构成，并且应该具有形状与由接地端子9和DC端子8形成的正方形结构(见图2)相对应的区域，或者是具有大于这种形状的区域。
此外，尽管在图1中将接地层25设置在底座部分22的底部表面22b上，如果在底座部分22的内部层形成接地层25也没有问题。
DC柱27没有与接地层25直接相连，并且设置为靠近接地层25以确保其间近似几十微米的间隙。因为对于要阻挡的电磁波波长而言足够小的间隙不会影响电磁波阻挡的效果，当在DC柱27和接地层25之间提供间隙时也没有问题。
这种间隙称作“净空(clearance)”，并且通常将其定义为依赖于半导体器件1的制造程序精度的设计准则，并且因此可以根据所述设计准则来确定所述间隙的尺寸。
尽管最优选地是通过向银或铜施加金电镀来形成接地端子23、DC端子24、接地层25、接地柱26和DC柱27，如果它们由另一种金属材料构成也没有问题。
如果在多层衬底2上存在除了图1所示之外的导体层或柱也没有问题。
在半导体芯片3的底部表面5a面对多层衬底2的顶部表面22a的状态下，DC端子8经由隆起焊盘28与DC端子24电连接，并且接地端子9经由隆起焊盘29与接地端子23电连接。
为了实现本发明的效果，不会特别地限制每一个隆起焊盘的类型。然而，使用与使用金的DC端子8、24以及接地端子9、23相同的金的突出隆起焊盘是最优选的。
如上所述，在本实施例的半导体器件1中，DC柱27、DC端子24、隆起焊盘28和DC端子8是彼此电连接的导体，并且屏蔽层7、配线图案17、接地端子9、隆起焊盘29、接地端子23、接地柱26和接地层25也是彼此电连接的导体。
此外，因为分别设置在外围地14和每一个DC端子8处的交叉指状电极18和19彼此电容性耦合，它们具有相同的电势。此外，多层衬底2的DC柱27和接地层25设置为彼此靠近，其中确保了其间近似几十微米的间隙。
近似几十微米的间隙对于毫米波频带(1mm至10mm)中的波长足够小，例如是波长的十分之一或更小，因此不会破坏用于阻挡相关电磁波的屏蔽效应。
因此，使用DC柱27、DC端子24、隆起焊盘28、DC端子8、第一电容性耦合部分10、屏蔽层7、配线图案17、接地端子9、隆起焊盘29、接地端子23、接地柱26和接地层25，可以可靠地阻挡从电路6发射的电磁波。
此外，在普通的毫米波MMIC中使用了本实施例中的半导体器件1的每一个结构元件。因此，可以只通过适当地调节或修改现有工艺就能执行电磁波阻挡，也就是说不要求附加的工艺或附加的材料。
此外，因为半导体芯片3通过倒装芯片连接与多层衬底2相连，半导体芯片3可以按照紧凑形式与多层衬底2相连。
另外，将DC端子8设置在电路6周围，并且DC端子8每一个均经由相应的第一电容性耦合部分10与外围地14电容性耦合。因此，可以进一步可靠地阻挡在外围地14和DC端子8之间通过的电磁波。
此外，因为接地端子9经由配线图案17与外围地14直接电连接，可以防止电磁波在接地端子9和外围地14之间通过。
接下来将示出通过本实施例的半导体器件1的电磁波阻挡效果的分析结果。
如图4所示，假设在半导体器件1的底部表面5a上存在电磁波发射源32，并且通过三维电磁场分析获得了半导体器件1的表面和与半导体器件1相分离的电磁波接收天线33之间的信号传输特性。
图5中示出了三维电磁场分析的结果。在图中，水平轴表示从电磁波发射源32发射的电磁波的频率(GHz)，而垂直轴表示在本实施例中的半导体器件1的传输增益和不具有第一电容性耦合部分10的半导体器件(作为比较性示例)的传输增益之间的差(dB)。
在图中，当(垂直轴的)传输增益差具有负值时，所述值越小，半导体器件1的第一电容性耦合部分10的效果越大。
根据图5的分析结果，本实施例的半导体器件1在高于100GHz频率的毫米波频带中提供了显著的效果。
当关心作为简单平板电容器的第一电容性耦合部分10的电容性耦合时，如果将电极之间的距离减半，则电容器的电容加倍。因此，明显的是例如通过具有更精细制造准则的工艺来形成交叉指状电极，可以从更低的频率获得本实施例的效果。
交叉指状电极18和19的形成不局限于本实施例中所示，并且可以采用用于实现外围地14和DC端子8之间较高电容性耦合的任意形式。
第二实施例
下面将解释本发明的第二实施例，其中向与前述实施例中相同的部件赋予相同的参考数字并且省略其解释，也就是说将只解释区别特征。
如图6所示，本实施例中的半导体器件的半导体芯片42具有第一电容性耦合部分43(代替前述实施例的半导体器件中的半导体芯片3的第一电容性耦合部分10)和用于电容性耦合一个DC端子8和接地端子9的第二电容性耦合部分44。
如图7所示，每一个第一电容性耦合部分43具有分别设置在外围地14和每一个DC端子8处的交叉指状电极46和47。所述交叉指状电极46和47每一个均具有梳子形状，并且彼此分离且啮合以确保其间的较小间隙。
在平面图中，交叉指状电极46与底座部分5的(与电极相邻的)侧面平行地延伸，并且与配线图案48电连接，配线图案48与底座部分5的相邻侧面(从外围地14)垂直地延伸。交叉指状电极47设置为与相应的交叉指状电极46实质上平行，使得将交叉指状电极47插入到相关的交叉指状电极46之间。
如示出本实施例的图6所示，在其中没有提供接地端子9的外围地14的三个角落处，提供了配线图案49并且配线图案49与外围地14电连接。
提供上述第一电容性耦合部分43的另一个原因是使得外围地14和DC端子8经由配线图案49电容性耦合。
如图7所示，提供上述第一电容性耦合部分43的另一个原因是使得外围地14和DC端子8经由配线图案17电容性耦合。
如图7所示，第二电容性耦合部分44具有分别设置在一个DC端子8和接地端子9处的交叉指状电极50和51。交叉指状电极50和51每一个均具有梳子形状。在本实施例中，交叉指状电极50和51在平面图中与底座部分5的(与电极相邻的)侧面平行地延伸。
根据本实施例的半导体器件，可以在无需提供附加工艺的情况下实现可靠地阻挡从电路6发射的电磁波的屏蔽结构。
此外，一个DC端子8和接地端子9之间的第二电容性耦合部分44使用交叉指状电极50和51执行电容性耦合，从而进一步可靠地阻挡了从电路6发射的电磁波。
尽管在每一个DC端子8处提供了第一电容性耦合部分43，只有DC端子8的一部分可以具有第一电容性耦合部分43。
第三实施例
下面将解释本发明的第三实施例，其中向与前述实施例中相同的部件赋予相同的参考数字并且省略其解释，也就是说只解释区别特征。
如图8所示，本实施例中的半导体器件的半导体芯片62具有第三电容性耦合部分63，每一个电容性耦合部分63实现相邻DC端子8之间的电容性耦合，来代替与第二实施例的半导体器件中的半导体芯片42的配线图案48相连的第一电容性耦合部分43。
如图9所示，每一个第三电容性耦合部分63具有分别设置在一个DC端子8和与其相邻的另一个DC端子8处的交叉指状电极64和65。所述交叉指状电极64和65每一个均具有梳子形状，彼此分离且啮合以确保其间较小的间隙。
在平面图中，交叉指状电极64和65与底座部分5的(与电极相邻的)侧面平行地延伸。
根据本实施例的半导体器件，可以无需提供附加的工艺就实现用于可靠地阻挡从电路6发射的电磁波的屏蔽结构。
此外，相邻DC端子8之间的第三电容性耦合部分63使用交叉指状电极64和65执行电容性耦合，从而进一步可靠地阻挡了从电路6发射的电磁波，并且使得相邻的DC端子8具有相同的电势。
第四实施例
下面将解释本发明的第四实施例，其中向与前述实施例中相同的部件赋予相同的参考符号并且省略其解释，即只解释区别特征。
如图10所示，本实施例中的半导体器件的半导体芯片72具有第三电容性耦合部分73，每一个第三电容性耦合部分均是具有MIMC(金属-绝缘体-金属电容器)结构的电容元件，来代替第一实施例的半导体器件1的半导体芯片3的第一电容性耦合部分10。
如图11所示，每一个第三电容性耦合部分73具有与相关DC端子8相连的下部导体层74、上述的外围地14和插入到下部导体层74和外围地14之间的电介质75。
DC端子8和下部导体层74通过嵌入到通孔76中的金属部件77彼此电连接。此外，沿半导体芯片3的厚度方向在外围地14和下部导体层74之间确保了几百纳米的间隔，并且将电介质75设置在所述间隔处，从而形成具有MIMC结构的电容元件。
尽管最优选地是使用金、铝、铂等形成下部导体层74，另一种导电材料不会干扰本实施例的效果。
此外，尽管最优选地是确保下部导体层74和相应的DC端子8之间近似100nm的间隔，所述间隔不局限于这一值。另外，尽管最优选地是电介质75由氮化硅构成，但是所述材料不局限于此。
根据本实施例的半导体器件，可以无需提供附加的工艺就能够实现用于可靠地阻挡从电路6发射的电磁波的屏蔽结构。
此外，可以具有第一电容性耦合部分73的电容性耦合的改进电容，从而进一步可靠地阻挡了通过外围地14和DC端子8的电磁波。
尽管已经参考附图详细解释了本发明的第一至第四实施例，本发明的特定结构不局限于此，并且在本发明范围内的结构修改等也是可能的。
例如，尽管在第一至第四实施例中半导体芯片3、42、62或72(以下称作“半导体芯片3等”)通过倒装芯片连接与多层衬底2(即配线板)相连，半导体芯片3等可以通过倒装芯片连接与单层衬底82(配线板)相连(参见图12)。
在单层衬底82的顶部表面82a上，提供了接地端子(即板侧接地端子)83和DC端子(即板侧电源端子)84。DC端子8经由隆起焊盘28与DC端子84电连接，而接地端子9经由隆起焊盘29与接地端子83电连接。
单层衬底82的使用可以减小制造半导体器件的成本。
与半导体芯片3等相连的目标不局限于多层衬底2或单层衬底82。明显的是通过其他各种实施例可以获得本发明的效果。例如，半导体芯片3等可以与另一个半导体芯片相连。
此外在第一至第四实施例中，第一电容性耦合部分、第二电容性耦合部分或第三电容性耦合部分可以包括交叉指状电极对和具有MIMC结构的电容元件的适当组合。
此外，尽管在第一至第四实施例中，接地端子9和外围地14经由配线图案直接电连接，所述接地端子9和外围地14可以通过电容性耦合电连接。
工业应用性
根据本发明，屏蔽层和芯片侧电源端子电容性耦合，同时它们彼此分离开特定的距离。因此，实现了实质上的短路状态，从而有效地阻挡了甚至在屏蔽层和芯片侧电源端子之间的相关电磁波。
此外根据用于配线板和半导体芯片之间的倒装芯片连接的本发明结构，无需提供附加的工艺就能够可靠地阻挡发射的电磁波。
参考数字
1 半导体器件
2 多层衬底(配线板)
3、42、62、72 半导体芯片
5a 底部表面(相对表面)
6 电路
7 屏蔽层
8 DC端子(芯片侧电源端子)
9 接地端子(芯片侧接地端子)
10、43、73 第一电容性耦合部分
18、19、46、47、50、51、64、65 交叉指状电极
22a 顶部表面(第一表面)
23、83 接地端子(板侧接地端子)
24、84 DC端子(板侧电源端子)
44 第二电容性耦合部分
63 第三电容性耦合部分
75 电介质
82 单层衬底(配线板)

Claims (9)

1.一种半导体器件，包括：
配线板，具有其上设置了板侧接地端子和板侧电源端子的第一表面；
半导体芯片，配置为面对所述配线板的第一表面，其中所述第一表面面对所述半导体芯片的相对表面；
屏蔽层，设置在所述半导体芯片处以便覆盖除了所述相对表面之外的半导体芯片的外表面；
芯片侧电源端子，所述芯片侧电源端子设置在所述相对表面上并且与板侧电源端子电连接；
芯片侧接地端子，所述芯片侧接地端子设置在所述相对表面上并且与板侧接地端子和屏蔽层电连接；以及
第一电容性耦合部分，所述屏蔽层和所述芯片侧电源端子通过所述第一电容性耦合部分彼此电容性耦合；
其中所述第一电容性耦合部分具有交叉指状电极，所述交叉指状电极分别形成于所述屏蔽层和所述芯片侧电源端子处，其中所述交叉指状电极每一个均具有梳子形状，并且彼此分离且啮合。
2.根据权利要求1所述的半导体器件，其中：
所述半导体芯片通过使用倒装芯片连接与配线板相连。
3.根据权利要求1所述的半导体器件，还包括：
设置在所述相对表面上的电路，其中
将多个芯片侧电源端子设置在所述电路周围。
4.根据权利要求1所述的半导体器件，还包括：
第二电容性耦合部分，至少一个芯片侧电源端子和芯片侧接地端子通过所述第二电容性耦合部分彼此电容性耦合。
5.根据权利要求4所述的半导体器件，其中：
所述第二电容性耦合部分具有交叉指状电极，所述交叉指状电极分别形成于所述芯片侧电源端子和所述芯片侧接地端子处，其中所述交叉指状电极每一个均具有梳子形状，并且彼此分离且啮合。
6.根据权利要求1所述的半导体器件，还包括：
第三电容性耦合部分，彼此相邻的至少一对芯片侧电源端子通过所述第三电容性耦合部分彼此电容性耦合。
7.根据权利要求6所述的半导体器件，其中：
所述第三电容性耦合部分具有交叉指状电极，所述交叉指状电极分别形成于相邻的芯片侧电源端子处，其中所述交叉指状电极每一个均具有梳子形状，并且彼此分离且啮合。
8.根据权利要求1所述的半导体器件，其中：
通过经由电介质将所述屏蔽层和所述芯片侧电源端子相连来形成所述第一电容性耦合部分，并且所述第一电容性耦合部分是具有MIMC结构的电容性元件。
9.根据权利要求1所述的半导体器件，其中：
所述屏蔽层和所述芯片侧接地端子经由导体直接电连接。
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