CN102456384A - 内存供电控制电路 - Google Patents
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Abstract
一种内存供电控制电路，包括具有若干内存的内存模块、用于调整给该内存模块供电电流的多相PWM控制器、一控制器及一相位切换电路，该控制器与该内存模块相连，用于判断该内存模块需要电流的大小并根据判断结果输出若干相位切换控制信号给该相位切换电路，该相位切换电路根据该相位切换控制信号对应控制该多相PWM控制器上若干相位的启闭。该内存供电控制电路可有较降低电能消耗。
Description
技术领域
本发明涉及一种内存供电控制电路。
背景技术
目前，服务器及计算机产品中都会设置若干内存，根据需要的不同设置内存的数量及类型也不同，根据不同情况对内存进行供电的内存供电控制电路通常是通过一多相PWM(Pulse-Width Modulation，脉宽调制)控制器来对内存进行电流大小的控制的，具体来说该多相PWM控制器可通过关闭或开启其上对应数量的相位来降低或提高输出电流的大小，进而给对应数量或类型的内存进行供电。但是，该多相PWM控制器必须首先开启所有的相位，然后侦测电流的大小，再利用内部控制器输入对应的指令来关闭对应的相位，如此在侦测电流的这段时间就有可能开启了不需要的相位，从而造成电能的浪费。
发明内容
鉴于上述内容，有必要提供一种可有较降低电能消耗的内存供电控制电路。
一种内存供电控制电路，包括具有若干内存的内存模块、用于调整给该内存模块供电电流的多相PWM控制器、一控制器及一相位切换电路，该控制器与该内存模块相连，用于判断该内存模块需要电流的大小并根据判断结果输出若干相位切换控制信号给该相位切换电路，该相位切换电路根据该相位切换控制信号对应控制该多相PWM控制器上若干相位的启闭。
上述内存供电控制电路通过该控制器侦测该内存模块中内存的电流的大小，然后根据侦测结果对应输出相位切换控制信号给该相位切换电路，该相位切换电路根据该相位切换控制信号即可对应控制该多相PWM控制器相位开启的数量，进而控制改变提供给该内存模块的供电电流，十分方便。而由于该多相PWM控制器的相位不是在全部开启后再进行相位启闭控制的，故可有效降低电能的消耗，有利于节能减碳。
附图说明
下面参照附图结合较佳实施方式对本发明作进一步详细描述：
图1为本发明内存供电控制电路较佳实施方式的框图。
图2为本发明内存供电控制电路较佳实施方式中相位切换电路与多相PWM控制器的电路图。
主要元件符号说明
内存供电控制电路 100
内存模块 10
BMC 20
相位切换电路 30
第一子切换电路 32
第二子切换电路 34
多相PWM控制器 40
第一电阻 R1
第二电阻 R3
第三电阻 R2
第四电阻 R4
第一电开关 Q1
第二电开关 Q2
第三电开关 Q3
第四电开关 Q4
第五电开关 Q5
第六电开关 Q6
第一电压端 V1
第二电压端 V2
具体实施方式
请参考图1，本发明内存供电控制电路100设置于服务器或计算机的主机板上，其较佳实施方式包括一内存模块10、一BMC(Baseboard ManagementController，基板管理控制器)20、一相位切换电路30及一多相PWM控制器40。
该内存模块10包括若干内存，该内存模块10上的SPD(Serial PresenceDetect，内存参数串行侦测)芯片对应的侦测引脚与该BMC20相连，SPD芯片是用于记录内存速度、容量、电压与行、列地址带宽等参数的芯片，其为现有技术，这里不再对其工作原理进行详细说明。该BMC20在主机板开机后通过接收该SPD芯片对应的侦测引脚传输的数据来判断该内存模块10需要电流的大小，例如根据插接的内存的数量及容量来判断，然后对应输出相位切换控制信号给该相位切换电路30。本实施方式中，用于控制该相位切换电路30的控制器选用了BMC，在其它实施方式中，也可根据需要选择主机板上的其它控制器，如BIOS(Basic Input Output System，基本输入输出系统)芯片。
该相位切换电路30连接在该BMC20与该多相PWM控制器40之间，用于接收该BMC20根据SPD芯片内数据判断的结果所发送的相位切换控制信号，并根据该相位切换控制信号对应控制该多相PWM控制器40上若干相位的启闭。该多相PWM控制器40相位的数量可根据具体需要进行选择，为说明方便，本实施方式仅以该多相PWM控制器40为三相PWM控制器举例说明，例如型号为ISL6308的三相PWM控制器，更多相位的情况可据此调整。
请参考图2，具体地，该相位切换电路30接收该BMC20发出的第一及第二相位切换控制信号A1及A2。该相位切换电路30包括一第一子切换电路32及一第二子切换电路34，该第一子切换电路32包括第一至第三电开关Q1-Q3、一第一电阻R1及一第二电阻R3，本实施方式中，该第一至第三电开关Q1-Q3均为N沟道场效应晶体管，该第一电开关Q1及第三电开关Q3的第一端均连接至该BMC20以接收该第一相位切换控制信号A1，该第一电开关Q1及第三电开关Q3的第二端均接地，该第一电开关Q1的第三端连接至该第二电开关Q2的第一端还通过该第一电阻R1连接至主机板上的一第一电压端V1，如5V电压端。该第二电开关Q2的第二端连接至该第三电开关Q3的第三端及该多相PWM控制器40的一相位引脚3PH，该第二电开关Q2的第三端通过该第二电阻R3连接至主机板上的一第二电压端V2。其中，该第一至第三电开关Q1-Q3的第一至第三端分别对应N沟道场效应晶体管的栅极、源极、漏极。
该第二子切换电路34包括第四至第六电开关Q4-Q6、一第三电阻R2及一第四电阻R4，该第四至第六电开关Q4-Q6、第三电阻R2及第四电阻R4的具体连接关系与该第一子切换电路32的具体连接均相同，仅该第四与第六电开关Q4、Q6的第一端均连接至该BMC20以接收该第二相位切换控制信号A2，该第五电开关Q5的第二端连接至该多相PWM控制器40的另一相位引脚2PH。其中，该相位切换电路30中子切换电路的数量及该BMC20输出的相位切换控制信号的数量根据该多相PWM控制器40相位引脚的数量进行相应调整，一般来说，该相位切换电路30中子切换电路的数量与该BMC20输出的相位切换控制信号的数量相同且比该多相PWM控制器40相位引脚的数量少一个，即该多相PWM控制器40的相位引脚中仅有一个相位引脚未与该相位切换电路30相连，而其它相位引脚分别与该相位切换电路30的子切换电路相连。
当该第一相位切换控制信号A1的信号为高电平时，该第一电开关Q1导通，进而控制该第二电开关Q2截止，该第三电开关Q3也截止，即该多相PWM控制器40的相位引脚3PH无信号输入，亦即对应的相位被关闭。相反，当该第一相位切换控制信号A1的信号为低电平时，该第一电开关Q1截止，进而控制该第二电开关Q2导通，该第三电开关Q3也截止，即该多相PWM控制器40的相位引脚3PH接收该第二电压端V2的信号，亦即对应的相位开启。该第二子切换电路34的工作原理与第一子切换电路32的工作原理相同，不再赘述。
工作时，当主机板开启后，该BMC20即侦测到了该内存模块10中内存的具体参数情况，然后对应输出该第一及第二相位切换控制信号A1、A2，请参考下表：
| 内存数量 | A1 | A2 | 相位开启数量 |
| 1 | 高电平 | 高电平 | 1 |
| 2 | 高电平 | 低电平 | 2 |
| 4 | 低电平 | 低电平 | 3 |
其中，“内存数量”是指该内存模块10中实际插接内存的数量；“A1”及“A2”分别指该第一及第二相位切换控制信号A1及A2的电压；“相位开启数量”是指该多相PWM控制器40相位开启的数量。上表仅是举例说明，具体可跟需实际需要进行相应调节，不局限于上表给出的情形。
本发明内存供电控制电路100通过该BMC20侦测该内存模块10中内存的具体参数情况，然后根据该具体参数情况对应输出相位切换控制信号给该相位切换电路30，该相位切换电路30根据该相位切换控制信号即可对应控制该多相PWM控制器40相位开启的数量，进而控制改变提供给该内存模块10的供电电流(后续供电电路为现有技术，故不详细给出)，十分方便。而由于该多相PWM控制器40的相位不是在全部开启后再进行相位启闭控制的，故可有效降低电能的消耗，有利于节能减碳。
Claims (6)
1.一种内存供电控制电路，包括具有若干内存的内存模块及用于调整给该内存模块供电电流的多相PWM控制器，其特征在于：该内存供电控制电路还包括一控制器及一相位切换电路，该控制器与该内存模块相连，用于判断该内存模块需要电流的大小并根据判断结果输出若干相位切换控制信号给该相位切换电路，该相位切换电路根据该相位切换控制信号对应控制该多相PWM控制器上若干相位的启闭。
2.如权利要求1所述的内存供电控制电路，其特征在于：该控制器为BMC或BIOS芯片。
3.如权利要求1所述的内存供电控制电路，其特征在于：该控制器是通过该内存模块内的SPD芯片获知该内存模块需要电流的大小的。
4.如权利要求1所述的内存供电控制电路，其特征在于：该相位切换电路包括若干子相位切换电路，该子相位切换电路的数量与该相位切换控制信号的数量相同且比该多相PWM控制器相位引脚的数量少一个，且每一子相位切换电路连接在对应一相位切换控制信号及该多相PWM控制器对应的一相位引脚之间。
5.如权利要求4所述的内存供电控制电路，其特征在于：每一子相位切换电路包括第一至第三电开关、一第一电阻及一第二电阻，该第一电开关及第三电开关的第一端均连接至该控制器以接收对应的一相位切换控制信号，该第一电开关及第三电开关的第二端均接地，该第一电开关的第三端连接至该第二电开关的第一端还通过该第一电阻连接至一第一电压端，该第二电开关的第二端连接至该第三电开关的第三端及该多相PWM控制器对应的一相位引脚，该第二电开关的第三端通过该第二电阻连接至一第二电压端，该第一至第三电开关的第一端为高电平时导通，该第一至第三电开关的第一端为低电平时截止。
6.如权利要求5所述的内存供电控制电路，其特征在于：该第一至第三电开关均为N沟道场效应晶体管，第一至第三端分别对应栅极、源极、漏极。
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Citations (3)
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| CN1457571A (zh) * | 2000-09-11 | 2003-11-19 | 三菱电机株式会社 | 相位调制装置及相位调制方法 |
| EP1715567A2 (en) * | 2005-04-22 | 2006-10-25 | Vacon Oyj | Overvoltage protection of a frequency converter |
| US7804733B2 (en) * | 2007-12-31 | 2010-09-28 | Intel Corporation | System and method for memory phase shedding |
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- 2010-10-29 CN CN2010105249351A patent/CN102456384A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1457571A (zh) * | 2000-09-11 | 2003-11-19 | 三菱电机株式会社 | 相位调制装置及相位调制方法 |
| EP1715567A2 (en) * | 2005-04-22 | 2006-10-25 | Vacon Oyj | Overvoltage protection of a frequency converter |
| US7804733B2 (en) * | 2007-12-31 | 2010-09-28 | Intel Corporation | System and method for memory phase shedding |
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