CN102346501A - 一种具有统一机框管理架构的设备及其管理控制方法 - Google Patents

Abstract

本发明公开了一种具有统一机框管理架构的设备及其管理控制方法，所述设备包括主控板和受控板，所述主控板包含CPU和与所述CPU相连的第一逻辑单元，所述受控板包含第二逻辑单元、时钟模块、应用模块，所述第二逻辑单元通过通信接口与所述主控板的第一逻辑单元相连接以与所述第一逻辑单元通信而实现与所述CPU之间的信号交互；所述第二逻辑单元通过控制接口与所述应用模块相连接，用于在所述CPU的控制下对所述应用模块进行管理和控制；所述时钟模块用于通过读取预存在存储器中的预设配置字来完成第二逻辑单元和应用模块的时钟分发。本发明实现了一种低成本的具有统一机框管理架构的设备。

Description

一种具有统一机框管理架构的设备及其管理控制方法

技术领域

本发明涉及一种具有统一机框管理架构的设备及其管理控制方法。

背景技术

机框架构的设备，广泛应用在电子、通信、机械等领域，是指设备以机框为主体，在机框上设置多个槽位，以供设备中的各个单元设备，例如业务单板接入，统一机框管理架构，是由机框管理板统一对机框内的业务单板进行管理，其中，机框管理板即为主控板，其他受管理的业务单板为受控板。

在目前的通信领域里的设备中，受控板上运行的业务通常都需要管理和维护，一般采用CPU运行软件来处理，并与主控板进行通信。主控板与受控板之间按照一定的协议进行通信，如图1。受控板的初始化和配置由本板CPU来完成，不同业务的受控板对CPU的需求也不一样，如E1或者以太网等单板，对CPU的管理和维护的需求并不高。

上述设计主要有2点考虑：一、设计简单，有大量的通用电路支持；二、效率高，各个受控板的开发和调试可以并行进行。但是在通信行业竞争愈加激烈的今天，成本将是关系到产品市场生命力的重要因素。受控板上CPU带来的一系列成本支出不可忽视。同时软件上维护多个代码也增加了成本和复杂度。如果对所有业务的受控板进行一样的处理，会造成不必要的浪费和复杂度的提升。

发明内容

本发明要解决的主要技术问题是，提供一种具有统一机框管理架构的设备及其管理控制方法，能够降低具有统一机框管理架构的设备的管理控制成本。

为解决上述技术问题，本发明采用了如下技术方案：

一种具有统一机框管理架构的设备，包括主控板和受控板，所述主控板包含CPU和与所述CPU相连的第一逻辑单元，所述受控板包含第二逻辑单元、时钟模块、应用模块，所述第二逻辑单元通过通信接口与所述主控板的第一逻辑单元相连接以与所述第一逻辑单元通信而实现与所述CPU之间的信号交互；所述第二逻辑单元通过控制接口与所述应用模块相连接，用于在所述CPU的控制下对所述应用模块进行管理和控制；所述时钟模块用于通过读取预存在存储器中的预设配置字来完成第二逻辑单元和应用模块的时钟分发。

在本发明所述设备的一种实施例中，所述第一逻辑单元与第二逻辑单元之间通信的信号包括时钟信号、数据信号、使能信号。

在本发明所述设备的一种实施例中，所述第二逻辑单元的控制接口包括串行总线接口、并行总线接口、串行总线接口和并行总线接口之外的其他控制接口。

在本发明所述设备的一种实施例中，所述串行总线接口包括I2C串行接口、SPI串行接口、SMI串行接口；所述并行总线接口包括LOCAL BUS接口；所述其他控制接口包括状态控制接口。

在本发明所述设备的一种实施例中，所述主控板为一个，所述受控板为多个，所述主控板与每一受控板的通信接口具有各自的地址以及各自独立的读写单元。

在本发明所述设备的一种实施例中，所述第一逻辑单元和第二逻辑单元为FPGA或者EPLD。

本发明还提供了上述任一种具有统一机框管理架构的设备的管理控制方法，包括：

主控板CPU对受控板进行初始化配置，以及

主控板CPU与受控板的第二逻辑单元进行数据交互以对受控板进行管理和控制。

在本发明所述方法的一种实施例中，主控板CPU对受控板进行初始化配置之前包括上电流程，所述上电流程包括：

受控板上电，时钟模块读取配置字，产生所需的时钟，分发给第二逻辑单元和应用模块；

第二逻辑单元启动，在上电成功后获取本板的单板状态信息，向主控板发送单板状态信息和初始化请求。

在本发明所述方法的一种实施例中，主控板CPU与受控板的第二逻辑单元进行数据交互以对受控板进行管理和控制包括数据上行流程，所述数据上行流程包括：

第二逻辑单元获取本板状态信息，封装到帧中，校验后将帧发送到第一逻辑单元；所述帧中包括帧类型、数据类型、数据和校验信息；

第一逻辑单元对收到的帧校验成功后，通知主控板中的CPU进行读取并根据帧类型和数据类型进行相应的处理。

在本发明所述方法的一种实施例中，主控板CPU与受控板的第二逻辑单元进行数据交互以对受控板进行管理和控制包括数据下行流程，所述数据下行流程包括：

主控板中的CPU将数据封装成帧，第一逻辑单元对所述帧校验后发送所述帧到第二逻辑单元；

第二逻辑单元对收到的帧校验成功后，根据所述帧完成相应操作；

第二逻辑单元获取应用模块的返回结果或状态指示，确定操作是否成功。

本发明的有益效果是：通过在受控板中设置第二逻辑单元，与主控板的第一逻辑单元通信并与主控板中的CPU完成信号交互，在主控板的CPU控制下可以实现对受控板应用模块的管理控制，从而可以实现受控板的无CPU化，降低了受控板的成本，从而从整体上降低了具有统一机框管理架构的设备的管理控制成本。

附图说明

图1是目前通用的主受控板通信架构；

图2是本发明实施例采用的利用低成本FPGA实现无CPU化的架构；

图3是本发明实施例的数据通信处理流程。

图4是本发明的一个应用实例的具体实施示意图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

本发明的主要构思在于，利用逻辑单元，例如FPGA(现场可编程逻辑阵列)或者其他逻辑单元(例如EPLD，Erasable Programmable Logic Device，可擦除可编辑逻辑器件)来实施受控板的管理控制，从而降低产品的生产和维护成本。其实施方案主要包括：一种具有统一机框管理架构的设备，包括主控板和受控板，所述主控板包含CPU和与所述CPU相连的第一逻辑单元，所述受控板包含第二逻辑单元、时钟模块、应用模块，所述第二逻辑单元通过通信接口与所述主控板的第一逻辑单元相连接以与所述第一逻辑单元通信而实现与所述CPU之间的信号交互；所述第二逻辑单元通过控制接口与所述应用模块相连接，用于在所述CPU的控制下对所述应用模块进行管理和控制；所述时钟模块用于通过读取预存在存储器中的预设配置字来完成第二逻辑单元和应用模块的时钟分发。

如图2所示，在图2的示例中，第一逻辑单元和第二逻辑单元均为FPGA，受控板采用低成本的FPGA代替CPU来完成对受控板的多种业务和配置的管理与控制。主控板下发给受控板控制命令，由受控板FPGA解包协议，并完成控制操作。受控板的控制和管理统一在主控板进行，由主控板的CPU软件进行封装。主控板CPU软件读写主控板上的FPGA，完成控制操作命令和数据的传递与接收。为保证主控板同时可操作多个受控板，主控板的协议封装由主控板CPU软件完成，并通过主控板FPGA各自分发到各个受控板槽位。主控板与受控板之间的通信接口(第一逻辑单元和第二逻辑单元之间)利用高速的串行总线，可以减少主控板与受控板在背板接口的信号线。

受控板FPGA主要完成协议的解析，并按照预先制定的协议进行相应的操作。具体的操作根据不同的受控板业务类型来具体实现。

主控板与受控板之间的接口主要有以下信号线：

时钟线：高速时钟信号，保证数据的速率；

数据线：传递主受控板的通信数据，可选择半双工和双工模式，即单根单向线来节省走线或2根双向线保证实时性；

使能线：使能信号，用来控制选通主受控板之间的通路。

与原有CPU受控板相比，本发明实施例中采用FPGA的无CPU受控板主要由以下不同：

1、替代CPU后，受控板的应用模块(例如进行业务处理的业务模块或者用于存储的存储模块等等，即FPGA与时钟模块之外的可以实现某种应用功能的模块)不变，FPGA取代CPU的控制接口。这些接口包括：

串行总线接口：如I2C(Inter-Integrated Circuit，两线式串行总线)、SPI(Serial Peripheral Interface，串行外设接口)、SMI(Serial ManagementInterface，串行管理接口)等常用的串行接口，当然也可以是其他串行接口；

并行总线接口：如LOCAL BUS等的接口，当然也可以是其他并行接口；

其他控制接口：如状态控制接口等。

FPGA取代CPU后，完成这些接口协议的转换，并实现一些简单的监控和处理任务，如状态监控和简单的中断处理任务等，如图2。

2、有CPU受控板的时钟由CPU来完成配置管理，如图1。在无CPU受控板中，时钟分发不再由CPU控制，而是由时钟模块读取EEPROM(电可擦除只读存储器)中预先确定好的配置字来完成，如图2。

3、受控板一部分应用模块的软件接口封装和配置移交给主控板的CPU软件来封装完成。主控板FPGA与每个受控板FPGA之间的通信接口有各自独立的读写操作单元，各个接口有各自的地址。主控板CPU直接封装好受控板应用模块接口的数据帧结构，包括协议类型、数据类型和数据传递给主控板FPGA，主控板FPGA将这些数据进行校验后封装成统一的帧结构下发到受控板。受控板FPGA根据主控板下发的协议类型，完成简单的接口转换，直接将主控板已经封装好的数据帧生成相应的接口时序，完成与应用模块的通信。上报数据时，受控板FPGA仅将收到的数据和信息直接加上协议类型封装成单板间通信的协议帧，上报给主控板即可。

本发明实施例的设备，其管理控制方法相应也与原有的受控板管理控制不同，其主要包括：主控板CPU对受控板进行初始化配置，以及主控板CPU与受控板的第二逻辑单元进行数据交互以对受控板进行管理和控制。如图3所示，管理控制方法的流程包括上电流程、数据上行流程、数据下行流程，下面分别予以说明。

本发明实施例中，受控板的上电流程的具体流程包括：

步骤A.受控板上电，板上时钟模块通过EEPROM读取配置字，产生单板所需的时钟，分发到各个模块，包括FPGA(第二逻辑单元)和其他模块(例如图2所示的多个应用模块)。

步骤B.FPGA启动，通过单板上的SPI Flash下载FPGA逻辑程序，以完成FPGA的启动配置；

步骤C.上电成功后，受控板FPGA获取单板状态信息，并向主控板发送单板状态信息和初始化请求。

主控板CPU根据受控板的初始化请求完成对受控板的初始化配置。

数据通信的上行流程包括：

步骤D.受控板FPGA获取本板的状态信息，如一些单板注册信息等；

步骤E.受控板FPGA将数据封装到定义好的帧结构中，并在帧头附加上帧类型和数据类型，并做校验后通过主控板和受控板之间的接口将帧发送到主控板；

步骤F.主控板FPGA收到帧后，校验成功后通知受控板FPGA接收成功，否则返回失败。主控板FPGA通知主控板上的CPU，由CPU读取FPGA接收到的帧，并根据帧类型和帧数据来判断数据和业务的类型，由CPU软件进行进一步的处理和操作。

数据通信的下行流程包括：

步骤G.主控板CPU软件将处理好的数据直接封装成要传送的数据帧结构，主控板FPGA只对这些数据做校验并加上校验信息，然后封装成帧发送给受控板FPGA；

步骤H.受控板FPGA收到数据后，并校验成功后通知主控板下发成功，否则返回失败。受控板FPGA根据收到的数据帧头中定义的参数和类型，判断FPGA的进一步操作；

步骤I.受控板FPGA判断操作类型，完成具体的操作，如完成对某个模块的控制或者将接收到的帧中的数据直接按照操作类型产生相应的接口时序(如SPI)，下发到各个模块中。

步骤J.受控板FPGA获取各个模块的返回结果(一些对模块的写操作可能不需要返回结果)或者状态指示，来表明一次操作是否成功。如果需要，则可按照步骤D-F的流程，将结果上报给主控板。

如图4所示，图4是本发明实施例中的基于以太网交换机受控板的一个应用实例。在该应用实例中，主控板上包括CPU和FPGA模块107(第一逻辑单元)；受控板上主要包括时钟模块101(包括存储有预设配置字的EEPROM)、FPGA模块102(第二逻辑单元)、SPI Flash103、交换模块108、PHY(Physical Layer，物理层)模块109、EEPROM和传感器等模块111。图4中的交换模块108、PHY(Physical Layer，物理层)模块109、EEPROM和传感器等模块111即前述的应用模块，用来实现以太网交换、存储和传感等应用功能。主控板与受控板之间通过通信接口106实现通信。FPGA模块102通过SPI接口106与时钟模块101实现交互，通过SMI控制接口107与交互模块108交互，通过I2C接口112与EEPROM和传感器等模块111交互，交换模块108与PHY模块109之间通过SMI控制接口110交互。FPGA模块102包括控制模块104和接口模块105。

主控板和受控板的数据通信接口106，是一种串行总线，包括数据、时钟和使能信号线。为节省背板走线，与其他有CPU受控板的串行管理总线兼容(如IPMI(Intelligent Platform Management Interface，智能平台管理接口)总线)，能够支持多种类型单板的混插。

数据通信接口106以一种类I2C串行总线为例，其数据位宽48bits(不同应用，数据位宽可能不一样)，前12bits为通信协议信息和控制信息，后32bits为数据信息，最后4bits为校验位。在第49个时钟周期，受控板FPGA将数据线置低，表示接收成功，否则为失败，并通知CPU，返回错误。

受控板上电，时钟模块101通过单板上的EEPROM读取配置字，完成时钟模块的配置。时钟配置完成后，分发时钟给各个模块，包括FPGA模块102、交换模块108和PHY(Physical Layer，物理层)模块109。FPGA模块102在工作时钟下通过单板上的SPI Flash模块103加载FPGA程序。

受控板FPGA模块102开始工作，首先控制模块104获取单板的状态，并将数据组成32bit的帧，加上12bits的帧头(包含数据类型、业务类型、开始/结束等信息)，最后加上4bits的校验结果，通过接口模块105向主控板FPGA模块107发送数据。主控板FPGA模块107收到数据，通知CPU来处理。CPU读取44bits数据(已除去校验位)，并根据预先定义好的协议，判断数据的类型为上电信息和初始化请求。主控板CPU注册受控板的信息和状态后，由CPU通过FPGA模块107向受控板发送配置命令。FPGA发送的数据帧完全由CPU软件来产生，这样可以尽量降低逻辑单元的复杂度，进一步降低资源占用率，还能够提高调试应用的效率。

以交换模块108的交换芯片操作管理为例，描述一次下行通信的过程。主控板CPU确定FPGA模块107发送的帧类型，产生交换芯片配置的帧类型，包括12bits的帧头(帧类型、操作类型等)以及标准的SMI管理帧结构(32bits)。接下来由FPGA模块107做校验后生成48bits的数据帧，通过主受控板间的通信接口106发向受控板FPGA模块102的接口模块105。接口模块105根据收到帧的前12bits提取协议信息。接口模块105判断为对交换模块108的操作管理，直接将后32bits的数据产生SMI接口时序发送给交换模块108，并根据模块的相应状态或者直接返回成功消息。消息的内容按照上行通信流程进行。受控板FPGA将交换模块108的返回结果(32bits)或者状态信息直接或间接地封装到32bits数据帧里，加上上行通信的帧头协议，并做校验后，将48bits的帧数据放到发送缓冲区中，等待主受控板间的通信接口106空闲时将数据发送到主控板FPGA。主控板FPGA成功收到数据后，同时CPU读取数据，并交给CPU软件来处理数据。这样完成了一次主受控板间的通信握手和数据传递。

按照上述步骤，依次完成对交换模块108的配置与通信。对单板上其他模块的处理与上述步骤类似，不同的是主控板CPU的数据帧封装和FPGA接口模块105对应用模块之间的接口时序的转换不同。

FPGA模块102中的控制模块104可以完成简单的单板控制任务。主控板的CPU的管理控制与受控板的FPGA的单板控制大致按复杂度区分，一般的，由主控板的CPU完成各受控板的初始化的相关配置；而命令操作及数据处理，对于实时性较强、复杂度不高，受控板FPGA力所能及的操作与处理，如对中断的简单处理，应用模块状态信息的监控与上报等，由受控板FPGA完成；而对于实时性不强、复杂度较高的操作与处理，则交由主控板的CPU来完成。

该方案的实施在前期，为了调试方便可以设计一个带有CPU和FPGA兼容版本，在单板调试前期将各个模块的配置和应用调试稳定后，再按照上述的方法流程进行FPGA调试。此时，FPGA调试只用关注通信和处理方面的工作。后期再将前期调试完成的参数进行验证。当系统达到稳定后，就可以在生产时将CPU等外部电路去掉。本发明同样满足生产测试的要求，也兼容有CPU单板的混插复用。

与现有技术相比较，本发明采用了一个低成本的FPGA代替CPU来管理控制受控板，FPGA的资源要求相对业务较低，并且随着FPGA价格优势的不断增加，同时在目前的高速数字电路中，FPGA的使用领域越来越广，一般的单板上都有FPGA，因此成本压力得到控制；另外，无CPU的方案可以减少大量的CPU外围设备以及电路，降低了硬件上的复杂度和成本；同时，由FPGA代替CPU软件来控制受控板，提高的单板的稳定性和可靠性，也节省了大笔的CPU软件开支。

本发明可以适用于有多个需要管理维护的单板的应用场景中，应用场景更加丰富，具备较好的通用性。主CPU的串口能够并行处理，提高了系统的处理性能。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种具有统一机框管理架构的设备，包括主控板和受控板，其特征在于，所述主控板包含CPU和与所述CPU相连的第一逻辑单元，所述受控板包含第二逻辑单元、时钟模块、应用模块，所述第二逻辑单元通过通信接口与所述主控板的第一逻辑单元相连接以与所述第一逻辑单元通信而实现与所述CPU之间的信号交互；所述第二逻辑单元通过控制接口与所述应用模块相连接，用于在所述CPU的控制下对所述应用模块进行管理和控制；所述时钟模块用于通过读取预存在存储器中的预设配置字来完成第二逻辑单元和应用模块的时钟分发。

2.如权利要求1所述的设备，其特征在于，所述第一逻辑单元与第二逻辑单元之间通信的信号包括时钟信号、数据信号、使能信号。

3.如权利要求1所述的设备，其特征在于，所述第二逻辑单元的控制接口包括串行总线接口、并行总线接口、串行总线接口和并行总线接口之外的其他控制接口。

4.如权利要求3所述的设备，其特征在于，所述串行总线接口包括I 2C串行接口、SPI串行接口、SMI串行接口；所述并行总线接口包括LOCAL BUS接口；所述其他控制接口包括状态控制接口。

5.如权利要求1所述的设备，其特征在于，所述主控板为一个，所述受控板为多个，所述主控板与每一受控板的通信接口具有各自的地址以及各自独立的读写单元。

6.如权利要求1-5任一所述的设备，其特征在于，所述第一逻辑单元和第二逻辑单元为FPGA或者EPLD。

7.一种如权利要求1-6任一所述的具有统一机框管理架构的设备的管理控制方法，其特征在于，包括：

主控板CPU对受控板进行初始化配置，以及

主控板CPU与受控板的第二逻辑单元进行数据交互以对受控板进行管理和控制。

8.如权利要求7所述的管理控制方法，其特征在于，主控板CPU对受控板进行初始化配置之前包括上电流程，所述上电流程包括：

受控板上电，时钟模块读取配置字，产生所需的时钟，分发给第二逻辑单元和应用模块；

第二逻辑单元启动，在上电成功后获取本板的单板状态信息，向主控板发送单板状态信息和初始化请求。

9.如权利要求7所述的方法，其特征在于，主控板CPU与受控板的第二逻辑单元进行数据交互以对受控板进行管理和控制包括数据上行流程，所述数据上行流程包括：

第二逻辑单元获取本板状态信息，封装到帧中，校验后将帧发送到第一逻辑单元；所述帧中包括帧类型、数据类型、数据和校验信息；

第一逻辑单元对收到的帧校验成功后，通知主控板中的CPU进行读取并根据帧类型和数据类型进行相应的处理。

10.如权利要求7所述的方法，其特征在于，主控板CPU与受控板的第二逻辑单元进行数据交互以对受控板进行管理和控制包括数据下行流程，所述数据下行流程包括：

主控板中的CPU将数据封装成帧，第一逻辑单元对所述帧校验后发送所述帧到第二逻辑单元；

第二逻辑单元对收到的帧进行校验并告知主控板，并根据所述帧完成相应操作或发送给相应的应用模块处理；

第二逻辑单元获取应用模块的返回结果或状态指示，确定操作是否成功。

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