CN102314949A - 数据读取方法、控制电路与存储器控制器 - Google Patents

Abstract

本发明提供了一种数据读取方法、控制电路与存储器控制器。该方法用于闪存模组。此方法包括使用多个比特数据读取电压从此闪存模组的多个记忆胞中获取读取数据。此方法也包括依据错误分布预估值设定对应比特数据读取电压的负调整比特数据读取电压与正调整比特数据读取电压，并且使用负调整比特数据读取电压与正调整比特数据读取电压来从此些记忆胞中获取对应此读取数据的多个软值。此方法还包括依据此些软值计算对应此读取数据的每一比特的软信息估计值。基此，本方法可快速地获取对应读取数据的软信息。

Description

数据读取方法、控制电路与存储器控制器

技术领域

本发明涉及一种存储器存储系统，且特别涉及一种用于用于多层记忆胞与非(NAND)型闪存的数据读取方法、使用此方法的控制电路与存储器控制器。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对数码内容的存储需求也急速增加。由于闪存(Flash Memory)具有数据非挥发性、省电、体积小与无机械结构等的特性，适合使用者随身携带作为数码档案传递与交换的存储媒体。固态硬碟(Solid State Drive；简称：SSD)就是以闪存作为存储媒体的一个例子，并且已广泛使用于电脑主机系统中作为主硬碟。

目前的闪存主要分为两种，分别为反或型闪存(NOR Flash)与反及型闪存(NAND Flash)。闪存亦可根据每一记忆胞可存储的数据比特数而区分为多层记忆胞(Multi-Level Cell；简称：MLC)闪存及单层记忆胞(Single-LevelCell；简称：SLC)闪存。SLC闪存的每个记忆胞仅能存储1个比特数据，而MLC闪存的每个记忆胞可存储至少2个以上的比特数据。例如，以4层记忆胞闪存为例，每一记忆胞可存储2个比特数据(即，″11″、″10″、″00″与″01″)。

在闪存中，记忆胞会由比特线(Bit Line)与字元线(Word Line)来串起而形成一记忆胞阵列(memory cell array)。当控制比特线与字元线的控制电路在读取或写入数据到记忆胞阵列的指定记忆胞时，其他非指定的记忆胞的浮动电压可能会受到干扰(disturb)，进而造成错误比特(即，控制电路从记忆胞中所读取的数据(亦称为读取数据)与原先所写入的数据(亦称为写入数据不同)。或者，当闪存亦可能因长期闲置、存储器漏电、或是多次抹除或写入等因素而造成磨耗(Wear)情况时，记忆胞中的浮动电压亦可能改变而造成错误比特。

一般来说，存储器存储装置会配置错误校正电路来对写入数据进行错误校正编码以及对读取数据进行错误校正解码(亦称为错误校正程序)，由此更正错误比特。由于制程的演进或存储器本身的硬盘架构的关系(如多层记忆胞闪存的每一记忆胞可存储的比特数越多其可能产生的错误比特亦较SLC为多)，因此此等存储器存储装置会需要使用错误校正能力较佳的错误校正技术(例如，低密度奇偶校正(Low Ddensity Parity Check；简称：LDPC)码、涡轮码(Turbo Code)等)来对数据进行错误校正程序。例如，在使用LDPC码或涡轮码时，存储器存储装置会从记忆胞中获取软信息(Soff Information)以发挥LDPC码或涡轮码较佳解码优势。然而，从闪存中读取软信息会大幅增加数据读取的时间。例如，根据美国专利申请案第US-2008/0123408A1号的揭露，以4层记忆胞闪存为例，从记忆胞中读取其上页与下页的数据需要3个读取步骤，而从记忆胞中读取其上页与下页的数据及其软信息共需要15个读取步骤。因此，如何快速地读取记忆胞中的软信息是此领域技术人员所致力的目标。

发明内容

本发明提供一种数据读取方法，其能够快速地读取记忆胞中的软值以获取其软信息。

本发明提供一种控制电路，其能够快速地读取记忆胞中的软值以获取其软信息。

本发明提供一种存储器控制器，其能够快速地读取记忆胞中的软值以获取其软信息。

本发明范例实施例提出一种数据读取方法，用于一闪存模组。此数据读取方法包括使用比特数据读取电压从此闪存模组的多个记忆胞中获取读取数据，其中此读取数据具有多个比特。此方法也包括依据错误分布预估值设定对应比特数据读取电压的负调整比特数据读取电压与正调整比特数据读取电压，并且使用负调整比特数据读取电压与正调整比特数据读取电压来从此些记忆胞中获取对应此读取数据的多个软值。此方法还包括依据此些软值计算对应此读取数据的每一比特的一软信息估计值。

本发明范例实施例提出一种控制电路。此控制电路包括存储单元与软值撷取电路。存储单元用以记录比特数据读取电压。软值撷取电路是电性连接此存储单元，并且用以使用此些比特数据读取电压从多个记忆胞中获取一读取数据，其中此读取数据具有多个比特。此外，软值撷取电路依据错误分布预估值设定对应比特数据读取电压的负调整比特数据读取电压与正调整比特数据读取电压，并且使用负调整比特数据读取电压与正调整比特数据读取电压来从此些记忆胞中获取对应此读取数据的多个软值。再者，软值撷取电路更依据此些软值计算对应此读取数据的每一比特的一软信息估计值。

本发明范例实施例提出一种存储器控制器。此存储器控制器包括存储器接口、主机接口与存储器管理电路。存储器接口用以电性连接至闪存模组。主机接口用以电性连接至主机系统。存储器管理电路是电性连接至存储器接口与主机接口。存储器管理电路用以从主机系统接收读取指令及经由存储器接口从快闪存储器模组的多个记忆胞中获取对应此读取指令的一读取数据，其中此读取数据具有多个比特。在此，存储器管理电路包括存储单元与软值撷取电路。存储单元用以记录比特数据读取电压。软值撷取电路电性连接存储单元，并且用以依据错误分布预估值设定对应比特数据读取电压的负调整比特数据读取电压与正调整比特数据读取电压。此外，软值撷取电路会下达一软信息估计值请求指令给上述闪存模组以指示此快闪存储器模组使用负调整比特数据读取电压与正调整比特数据读取电压来从上述记忆胞中获取对应此读取数据的多个软值。再者，软值撷取电路会依据此些软值计算对应此读取数据的每一比特的一软信息估计值。

基于上述，本发明范例实施例的数据读取方法、控制电路与存储器控制器依据错误分布预估值来读取软信息估计值，基此可有效地缩短读取软信息估计值的时间。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为本发明第一范例实施例所示的存储器存储装置的概要方块图。

图2为本发明第一范例实施例所示的存储器模组的概要方块图。

图3为本发明第一范例实施例所示存储在记忆胞阵列中的写入数据所对应的浮动电压的统计分配图。

图4为本发明第一范例实施例所示的针对其中一个记忆胞的读取运作示意图。

图5为本发明另一范例实施例所示的8层记忆胞的读取运作示意图。

图6为本发明第一范例实施例所示的存储器控制器的概要方块图。

图7A与7B为本发明第一范例实施例所示存储在记忆胞阵列中的写入数据所对应的浮动电压的另一统计分配图。

图8为本发明另一范例实施例所示存储在8层记忆胞中的写入数据所对应的浮动电压的统计分配图。

图9为本发明第一范例实施例所示的数据读取方法的流程图。

图10A与10B为本发明第二范例实施例所示存储在记忆胞阵列中的写入数据所对应的浮动电压的统计分配图。

图11A与11B为本发明第二范例实施例所示的数据读取方法的流程图。

图12为发明第三范例实施例所示的存储器存储装置的概要方块图。

主要元件符号说明：

100：存储器存储装置         110：连接器

120：存储器模组             130：存储器控制器

1000：主机系统              202：记忆胞阵列

204：字元线控制电路         206：比特线控制电路

208：列解码器               210：数据输入/输出缓冲器

212：控制电路               VA：第一比特数据读取电压

VB：第二比特数据读取电压    VC：第三比特数据读取电压

VD：第四比特数据读取电压    VE：第五比特数据读取电压

VF：第六比特数据读取电压    VG：第七比特数据读取电压

702、704：区块              602：存储器管理电路

604：主机接口               606：存储器接口

608：错误校正电路           610：缓冲存储器

612：电源管理电路           652：存储单元

654：软值撷取电路           1200：存储器存储装置

1220：存储器模组            1230：存储器控制器

1202：存储器管理电路        1212：控制电路

1252：存储单元              1254：软值撷取电路

VAM：第一负调整比特数据读取电压

VAP：第一正调整比特数据读取电压

VBM：第二负调整比特数据读取电压

VBP：第二正调整比特数据读取电压

VCM：第三负调整比特数据读取电压

VCP：第三正调整比特数据读取电压

VDM：第四负调整比特数据读取电压

VDP：第四正调整比特数据读取电压

VEM：第五负调整比特数据读取电压

VEP：第五正调整比特数据读取电压

VFM：第六负调整比特数据读取电压

VFP：第六正调整比特数据读取电压

VGM：第七负调整比特数据读取电压

VGP：第七正调整比特数据读取电压

S901、S903、S905、S907、S909、S911、S913、S915、S917、S919：数据读取步骤

VAME：第一扩大负调整比特数据读取电压

VAPE：第一扩大正调整比特数据读取电压

VBME：第二扩大负调整比特数据读取电压

VBPE：第二扩大正调整比特数据读取电压

VCME：第三扩大负调整比特数据读取电压

VCPE：第三扩大正调整比特数据读取电压

S1101、S1103、S1105、S1107、S1109：数据读取步骤

具体实施方式

在本发明中，当存储器存储系统使用比特数据读取电压来从闪存中读取数据时，本发明所提出的数据读取方法会依据错误分布预估值来设定对应此比特数据读取电压的负调整比特数据读取电压与正调整比特数据读取电压，并且使用所设定的负调整比特数据读取电压与正调整比特数据读取电压来获取对应此数据的软值并由此计算对应此数据的软信息估计值。也就是说，本揭露所提出的数据读取方法依据错误分布预估值仅读取对错误校正程序较为重要的软值，由此缩短撷取软信息所需的时间。以下将以数个范例实施例与图式来更详细描述本发明。

[第一范例实施例]

图1为本发明第一范例实施例所示的存储器存储装置的概要方块图。

请参照图1，一般来说，存储器存储装置100(亦称，存储器存储系统)是与主机系统1000一起使用，以使主机系统1000可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。

存储器存储装置100包括连接器110、存储器模组120与存储器控制器130。

在第一范例实施例中，连接器110为通用串行总线(Universal Serial Bus；简称：USB)连接器。然而，必须了解的是，本发明不限于此，在本发明另一范例实施例中，连接器110亦可以是电气和电子工程师协会(Institute ofElectrical and Electronic Engineers；简称：IEEE)1394连接器、高速周边零件连接接口(Peripheral Component Interconnect Express；简称：PCI Express)连接器、序列先进附件(Serial Advanced Technology Attachment；简称：SATA)连接器、安全数码(secure digital；简称：SD)接口连接器、记忆棒(Memory Stick；简称：MS)接口连接器、多媒体存储卡(Multi Media Card；简称：MMC)接口连接器、小型快闪(Compact Flash；简称：CF)接口连接器、整合式驱动电子接口(Integrated Device Electronics；简称：IDE)连接器或其他适合的连接器。

存储器模组120用以存储主机系统1000所写入的数据。在第一范例实施例中，存储器模组120为多层记忆胞(Multi Level Cell；简称：MLC)NAND型闪存模组。然而，必须了解的是，本发明不限于此，存储器模组120亦可为单层存储器胞(Single Level Cell；简称：SLC)NAND型闪存模组。

存储器控制器130是电性连接至连接器110与存储器模组120。存储器控制器130用以执行以硬盘型式或韧体型式实作的多个逻辑闸或控制指令，并且根据主机系统1000的指令在存储器模组120中进行数据的写入、读取与抹除等运作。特别是，存储器控制器130用以执行根据第一范例实施例的数据读取方法。

图2为本发明第一范例实施例所示的存储器模组的概要方块图。

存储器模组120包括记忆胞阵列202、字元线控制电路204、比特线控制电路206、列解码器(column decoder)208、数据输入/输出缓冲器210与控制电路212。

记忆胞阵列202包括用以存储数据的多个记忆胞(图未示)、连接此些记忆胞的多条比特线(图未示)、多条字元线与共用源极线(图未示)。记忆胞是以阵列方式配置在比特线与字元线的交叉点上。当从存储器控制器130接收到写入指令或读取数据时，控制电路212会控制字元线控制电路204、比特线控制电路206、列解码器208、数据输入/输出缓冲器210来写入数据至记忆胞阵列202或从记忆胞阵列202中读取数据，其中字元线控制电路204用以控制施予至字元线的字元线电压，比特线控制电路206用以控制比特线，列解码器208依据指令中的解码列位址以选择对应的比特线，并且数据输入/输出缓冲器210用以暂存数据。

如前所述，在本范例实施例中，存储器模组120为MLC闪存，其使用多个浮动电压来代表多比特(bits)的数据。具体来说，记忆胞阵列202的每一记忆胞具有多个存储状态，并且此些存储状态是以多个比特数据读取电压来区分。

图3为本发明第一范例实施例所示存储在记忆胞阵列中的写入数据所对应的浮动电压的统计分配图。

请参照图3，每一记忆胞中的浮动电压可依据第一比特数据读取电压VA、第二比特数据读取电压VB与第三比特数据读取电压VC而区分为4种存储状态，并且此些存储状态分别地代表″11″、″10″、″00″与″01″。换言之，每一个存储状态包括最低有效比特(Least Significant Bit；简称：LSB)以及最高有效比特(Most Significant Bit；简称：MSB)。在本范例实施例中，存储状态(即，″11″、″10″、″00″与″01″)中从左侧算起的第1个比特的值为LSB，而从左侧算起的第2个比特的值为MSB。因此，在第一范例实施例中，每一记忆胞可存储2个比特数据。必须了解的是，图3所示的浮动电压及其存储状态的对应仅为一个范例。在本发明另一范例实施例中，浮动电压与存储状态的对应亦可是随着浮动电压越大而以″11″、″10″、″01″与″00″排列。或者，浮动电压所对应的存储状态亦可为对实际存储值进行映射或反相后的值，此外，在另一范例时实例中，亦可定义从左侧算起的第1个比特的值为MSB，而从左侧算起的第2个比特的值为LSB。

在第一范例实施例中，每一记忆胞可存储2个比特数据，因此同一条字元线上的记忆胞会构成2个页面(即，下页面与上页面)的存储空间。也就是说，每一记忆胞的LSB是对应下页面，并且每一记忆胞的MSB是对应上页面。此外，在记忆胞阵列202中数个页面会构成一个实体区块，并且实体区块为执行抹除运作的最小单位。亦即，每一实体区块含有最小数目之一并被抹除的记忆胞。

记忆胞阵列202的记忆胞的数据写入是利用注入电压来改变记忆胞的浮动电压，以呈现不同的存储状态。例如，当下页面数据为1且上页面数据为1时，控制电路212会控制字元线控制电路204不改变记忆胞中的浮动电压，而将记忆胞的存储状态保持为″11″。当下页面数据为1且上页面数据为0时，字元线控制电路204会在控制电路212的控制下改变记忆胞中的浮动电压，而将记忆胞的存储状态改变为″10″。当下页面数据为0且上页面数据为0时，字元线控制电路204会在控制电路212的控制下改变记忆胞中的浮动电压，而将记忆胞的存储状态改变为″00″。并且，当下页面数据为0且上页面数据为1时，字元线控制电路204会在控制电路212的控制下改变记忆胞中的浮动电压，而将记忆胞的存储状态改变为″01″

图4为本发明第一范例实施例所示的针对其中一个记忆胞的读取运作示意图。

请参照图4，记忆胞阵列202的记忆胞的数据读取则是使用比特数据读取电压来区分记忆胞的浮动电压。在读取下页数据的运作中，字元线控制电路204会施予第二比特数据读取电压VB至记忆胞并且藉由记忆胞的控制闸(control gate)是否导通和对应的运算式(1)来判断下页数据的值：

LSB＝(VB)Lower_pre1            (1)

其中(VB)Lower_pre1表示透过施予第二比特数据读取电压VB而获得的第1下页验证值。

例如，当第二比特数据读取电压VB小于记忆胞的浮动电压时，记忆胞的控制闸(control gate)不会导通并输出值′0′的第1下页验证值，由此LSB会被识别为0。例如，当第二比特数据读取电压VB大于记忆胞的浮动电压时，记忆胞的控制闸会导通并输出值′1′的第1下页验证值，由此此LSB会被识别为1。也就是说，用以呈现LSB为1的浮动电压与用以呈现LSB为0的浮动电压可透过第二比特数据读取电压VB而被区分。

在读取上页数据的运作中，字元线控制电路204会分别地施予第三比特数据读取电压VC与第一比特数据读取电压VA至记忆胞并且藉由记忆胞的控制闸是否导通和对应的运算式(2)来判断上页数据的值：

MSB＝((VA)Upper_pre2)xor(～(VC)Upper_pre1)(2)

其中(VC)Upper_pre1表示透过施予第三比特数据读取电压VC而获得的第1上页验证值，并且(VA)Upper_pre2表示透过施予第一比特数据读取电压VA而获得的第2上页验证值，其中符号”～”代表反相。此外，在本范例实施例中，当第三比特数据读取电压VC小于记忆胞的浮动电压时，记忆胞的控制闸不会导通并输出值′0′的第1上页验证值((VC)Upper_pre1)，当第一比特数据读取电压VA小于记忆胞的浮动电压时，记忆胞的控制闸不会导通并输出值′0′的第2上页验证值((VA)Upper_pre2)。

因此，在本范例实施例中，依照运算式(2)，当第三比特数据读取电压VC与第一比特数据读取电压VA皆小于记忆胞的浮动电压时，在第三比特数据读取电压VC下记忆胞的控制闸不会导通并输出值′0′的第1上页验证值并且在第一比特数据读取电压VA下记忆胞的控制闸不会导通并输出值′0′的第2上页验证值。此时，MSB会被识别为1。

例如，当第三比特数据读取电压VC大于记忆胞的浮动电压且第一比特数据读取电压VA小于记忆胞的浮动电压小于记忆胞的浮动电压时，在第三比特数据读取电压VC下记忆胞的控制闸会导通并输出值′1′的第1上页验证值，并且在第一比特数据读取电压VA下记忆胞的控制闸不会导通并输出值′0′的第2上页验证值。此时，MSB会被识别为0。

例如，当第三比特数据读取电压VC与第一比特数据读取电压VA皆大于记忆胞的浮动电压时，在第三比特数据读取电压VC下，记忆胞的控制闸会导通并输出值′1′的第1上页验证值，并且在第一比特数据读取电压VA下记忆胞的控制闸会导通并输出值′1′的第2上页验证值。此时，MSB会被识别为1。

必须了解的是，尽管本发明是以4层记忆胞NAND型闪存来作说明。然而，本发明不限于此，其他多层记忆胞NAND型闪存亦可依据上述原理进行数据的读取。

例如，以8层记忆胞NAND型闪存为例(如图5所示)，每一个存储状态包括左侧算起的第1个比特的最低有效比特LSB、从左侧算起的第2个比特的中间有效比特(Center Significant Bit；简称：CSB)以及从左侧算起的第3个比特的最高有效比特MSB，其中LSB对应下页面，CSB对应中页面，MSB对应上页面。在此范例中，每一记忆胞中的浮动电压可依据第一比特数据读取电压VA、第二比特数据读取电压VB、第三比特数据读取电压VC、第四比特数据读取电压VD、第五比特数据读取电压VE、第六比特数据读取电压VF与第七比特数据读取电压VG而区分为8种存储状态(即，″111″、″110″、″100″、″101″、″001″、″000″、″010″与″011″)。

图6为本发明第一范例实施例所示的存储器控制器的概要方块图。

请参照图6，存储器控制器130包括存储器管理电路602、主机接口604、存储器接口606与错误校正电路608。

存储器管理电路602用以控制存储器控制器130的整体运作。具体来说，存储器管理电路602具有多个控制指令，并且在存储器存储装置100运作时，此些控制指令会被执行以对存储器模组120进行各种操作，例如数据读取、数据写入、数据抹除、映射表管理、坏区块管理等。

在第一范例实施例中，存储器管理电路602的控制指令是以韧体型式来实作。例如，存储器管理电路602具有微处理器单元(未画出)与只读存储器(未画出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100运作时，此些控制指令会由微处理器单元来执行以完成根据第一实施例的数据存取方法。

在本发明另一范例实施例中，存储器管理电路602的控制指令亦可以程序码型式存储在存储器模组120的特定区域(例如，存储器模组中专用于存放系统数据的系统区)中。此外，存储器管理电路602具有微处理器单元(未画出)、只读存储器(未画出)及随机存取存储器(未画出)。特别是，此只读存储器具有驱动码段，并且当存储器控制器130被致能时，微处理器单元会先执行此驱动码段来将存储在存储器模组120中的控制指令载入至存储器管理电路602的随机存取存储器中。之后，微处理器单元会运转此些控制指令以执行第一范例实施例的数据存取方法与存储器管理方法。此外，在本发明另一范例实施例中，存储器管理电路602的控制指令亦可以一硬盘型式来实作。

主机接口604是电性连接至存储器管理电路602并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会透过主机接口604来传送至存储器管理电路602。在第一范例实施例中，主机接口604是对应连接器110为USB接口。然而，必须了解的是本发明不限于此，主机接口604亦可以是PATA接口、IEEE 1394接口、PCIExpress接口、SATA接口、SD接口、MS接口、MMC接口、CF接口、IDE接口或其他适合的数据传输接口。

存储器接口606是电性连接至存储器管理电路602并且用以存取存储器模组120。也就是说，欲写入至存储器模组120的数据会经由存储器接口606转换为存储器模组120所能接受的格式。

错误校正电路608是电性连接至存储器管理电路602并且用以执行一错误校正程序以确保数据的正确性。具体来说，当存储器管理电路602从存储器模组120中读取数据时，错误校正电路608会对所读取的数据执行错误校正程序。例如，在第一范例实施例中，错误校正电路608为低密度奇偶校正(Low Ddensity Parity Check；简称：LDPC)电路，并且会存储记录对数可能性比(Log Likelihood Ratio；简称：LLR)值查询表。当存储器管理电路602从存储器模组120读取数据时，错误校正电路608会依据所读取的数据以及查询表中对应的LLR值来执行错误校正程序。其中，值得说明的是在另一范例实施例中，错误校正电路608亦可为涡轮码(Turbo Code)电路。

例如，在第一范例实施例中，存储器控制器130可还包括缓冲存储器610。缓冲存储器610是电性连接至存储器管理电路602并且用以暂存来自于主机系统1000的数据与指令或来自于存储器模组120的数据。

例如，在第一范例实施例中，存储器控制器130可还包括电源管理电路612。电源管理电路612是电性连接至存储器管理电路602并且用以控制存储器存储装置100的电源。

在第一范例实施例中，存储器管理电路602包括存储单元652与软值撷取电路654。

存储单元652用以记录上述第一比特数据读取电压VA、第二比特数据读取电压VB与第三比特数据读取电压VC。

软值撷取电路654是电性连接至存储单元652。如上所述，当存储器模组120处于长期闲置、漏电、或是被频繁使用等情形下，存储器模组120的记忆胞的浮动电压可能会改变而造成错误比特。在此，软值撷取电路654用以从读取数据所对应的记忆胞中获取软值并且依据所获取的软值计算对应此读取数据的软信息估计值，由此使得错误校正电路608能够依据此软信息估计值而提供更佳的校正能力来对错误比特进行错误校正程序。

图7A与7B为本发明第一范例实施例所示存储在记忆胞阵列中的写入数据所对应的浮动电压的另一统计分配图。

请参照图7A，依据第一比特数据读取电压VA、第二比特数据读取电压VB与第三比特数据读取电压VC来区别记忆胞的存储状态时，有部分的比特会被误判而成为错误比特。例如，在使用第二比特数据读取电压VB来区别存储状态″10″与存储状态″00″时，区块702与区块704表示存储状态被误判的记忆胞。也就是说，区块702中的记忆胞的存储状态应为″00″，却被误判为″10″，区块704中的记忆胞的存储状态应为″10″，却被误判为″00″。

具体来说，当从存储器模组120的数个记忆胞中所读取的下页数据无法被错误校正时，软值撷取电路654会设定对应第二比特数据读取电压VB的第二负调整比特数据读取电压VBM与第二正调整比特数据读取电压VBP，并且指示存储器模组120施予第二负调整比特数据读取电压VBM与第二正调整比特数据读取电压VBP至此些记忆胞以使得此些记忆胞的控制闸输出对应的值(即，软值)。此外，软值撷取电路654会依据对应的运算式(3)来计算下页数据的软信息估计值：

LSB_SVI＝(VBP)SVD xor(VBM)SVD    (3)

其中LSB_SVI为记忆胞的LSB的软信息估计值，(VBP)SVD表示透过施予第二正调整比特数据读取电压VBP而获得的软值，并且(VBM)SVD表示透过施予第二负调整比特数据读取电压VBM而获得的软值。

基此，软值撷取电路654会将所计算的软信息估计值提供给错误校正电路608，并且错误校正电路608会根据所读取的下页数据和对应此下页数据的软信息估计值于LLR值查询表中查询对应的LLR值，由此进行错误校正程序。其中，值得说明的是，在另一范例实施例中，错误校正电路608是利用所读取之下页数据和对应此下页数据的软信息估计值，经过一运算过程求出相对应的LLR值。

此外，在本范例实施例中，LLR值是用以代表数据可能为0或1的机率参数，其可定义为

$L\left(x\right)=\log \frac{x^0}{x^1}$

其中，x⁰为输入数据可能为0的机率，x¹为输入数据可能为1的机率。此外，在本领域中，LLR值为演算低密度奇偶校正LDPC码的一输入参数，用以透过LDPC电路对数据进行错误校正。其泛用于LDPC电路的各种演算法，如SPA(Sum-Product)演算法，LLR(Log-likelihood-ratio)演算法，MSA(Minimum-Sum)演算法，Offset MSA演算法等，由于此等演算法已为本领域人员所知悉，故在此不再多做赘述。

类似地，当从存储器模组120的数个记忆胞中所读取的上页数据无法被错误校正时，软值撷取电路654会设定对应第三比特数据读取电压VC的第三负调整比特数据读取电压VCM与第三正调整比特数据读取电压VCP以及对应第一比特数据读取电压VA的第一负调整比特数据读取电压VAM与第一正调整比特数据读取电压VAP，并且指示存储器模组120施予第三负调整比特数据读取电压VCM、第三正调整比特数据读取电压VCP、第一负调整比特数据读取电压VAM与第一正调整比特数据读取电压VAP至此些记忆胞以使得此些记忆胞的控制闸输出对应的值(即，软值)。此外，软值撷取电路654会依据对应的运算式(4)～(6)来计算上页数据的软信息估计值：

Pre1＝(VCP)SVD xor(VCM)SVD        (4)

Pre2＝(VAM)SVD xor Pre1           (5)

MSB_SVI＝(VAP)SVD xor Pre2        (6)

其中MSB_SVI为记忆胞的MSB的软信息估计值，(VCP)SVD表示透过施予第三正调整比特数据读取电压VCP而获得的软值，(VCM)SVD表示透过施予第三负调整比特数据读取电压VCM而获得的软值，(VAP)SVD表示透过施予第一正调整比特数据读取电压VAP而获得的软值，并且(VAM)SVD表示透过施予第一负调整比特数据读取电压VAM而获得的软值。

基此，软值撷取电路654会将所计算的软信息估计值提供给错误校正电路608，并且错误校正电路608会根据所读取的上页数据和对应此上页数据的软信息估计值于LLR值查询表中查询对应的LLR值，由此进行错误校正程序。

如上所述，当读取下页数据时，软值撷取电路654是依序地使用第二负调整比特数据读取电压VBM与第二正调整比特数据读取电压VBP来读取软值并依序地执行互斥运算来产生软信息估计值；而当读取上页数据时，软值撷取电路654是依序地使用第三负调整比特数据读取电压VCM、第三正调整比特数据读取电压VCP、第一负调整比特数据读取电压VAM与第一正调整比特数据读取电压VAP来读取软值并依序地执行互斥运算来产生软信息估计值。特别是，当以记忆胞为单位同时读取下页数据与上页数据时，软值撷取电路654会依序地使用第二负调整比特数据读取电压VBM、第二正调整比特数据读取电压VBP、第三负调整比特数据读取电压VCM、第三正调整比特数据读取电压VCP、第一负调整比特数据读取电压VAM与第一正调整比特数据读取电压VAP来读取软值并依序地执行互斥运算来产生软信息估计值。

此外，尽管在第一范例实施例中，软值撷取电路654使用互斥(XOR)运算(如式(3)～式(6)所示)来计算软信息估计值。然而，必须了解的是，本发明不限于此。其亦可用其他的逻辑运算元组合为互斥运算，或运用其他的运算式使得软信息估计值在各个相对应的正负调整比特数据读取电压间为1，其余则为0。也就是说，第一负调整比特数据读取电压VAM及第一正调整比特数据读取电压VAP间、第二负调整比特数据读取电压VBM及第二正调整比特数据读取电压VBP间的软信息估计值为1，第一正调整比特数据读取电压VAP至第二负调整比特数据读取电压VBM间则为0(如图7B所示)。

在第一范例实施例中，第一负调整比特数据读取电压VAM、第一正调整比特数据读取电压VAP、第二负调整比特数据读取电压VBM、第二正调整比特数据读取电压VBP、第三负调整比特数据读取电压VCM与第三正调整比特数据读取电压VCP是根据第一比特数据读取电压VA、第二比特数据读取电压VB、第三比特数据读取电压VC、第一调整值与第二调整值来分别地设定。

例如，第一负调整比特数据读取电压VAM、第一正调整比特数据读取电压VAP、第二负调整比特数据读取电压VBM、第二正调整比特数据读取电压VBP、第三负调整比特数据读取电压VCM与第三正调整比特数据读取电压VCP是根据式(7)～(14)来设定：

VAM＝VA-FAV        (7)

VAP＝VA+FAV        (8)

VBM＝VB-FAV        (9)

VBP＝VB+SAV        (10)

VCM＝VC-SAV        (11)

VCP＝VC+SAV        (12)

FAV＝(VB-VA)/N     (13)

SAV＝(VC-VB)/M     (14)

其中FAV为第一调整值，SAV为第二调整值，并且N及M为错误分布预估值。在本范例实施例中，错误分布预估值会根据存储器模组120的使用状态而动态地调整。例如，软值撷取电路654根据存储器模组120的抹除次数或错误校正电路608执行错误校正程序而获得的读取数据错误率来动态地调整错误分布预估值。因此，第一调整值与第二调整值亦会根据错误分布预估值的变动而动态地变动。例如，在第一范例实施例中，错误分布预估值N为初始地被设定为5，错误分布预估值M初始地被设定为6。在此，式(7)～(14)仅为设定负调整比特数据读取电压与正调整比特数据读取电压的一个范例，并且本发明不限于此。本质上第一负调整比特数据读取电压VAM为一小于第一比特数据读取电压VA的值，第一正调整比特数据读取电压VAP为一大于第一比特数据读取电压VA的值。再者，错误分布预估值N及M亦可设定相同或相异，第一调整值FAV亦可等同或不同于第二调整值SAV。

必须了解的是，尽管第一范例实施例是以4层记忆胞NAND型闪存来作说明。然而，本发明不限于此，其他多层记忆胞NAND型闪存亦可依据上述方式获取软值与计算软信息估计值。

例如，以8层记忆胞NAND型闪存为例(如图8所示)，对应下页数据、中页数据与上页数据的软值会透过施予第一负调整比特数据读取电压VAM、第一正调整比特数据读取电压VAP、第二负调整比特数据读取电压VBM、第二正调整比特数据读取电压VBP、第三负调整比特数据读取电压VCM、第三正调整比特数据读取电压VCP、第四负调整比特数据读取电压VDM、第四正调整比特数据读取电压VDP、第五负调整比特数据读取电压VEM、第五正调整比特数据读取电压VEP、第六负调整比特数据读取电压VFM、第六正调整比特数据读取电压VFP、第七负调整比特数据读取电压VGM、第七正调整比特数据读取电压VGP来获取并且由此计算对应的软信息估计值。

图9为本发明第一范例实施例所示的数据读取方法的流程图。

请参照图9，首先，当存储器控制器130从主机系统1000中接收到读取请求时，在步骤S901中对应此读取指令的读取数据会被读取。具体来说，存储器管理电路602会向存储器模组120下达读取指令并且软值撷取电路654会透过存储器接口606从存储器模组120的数据输入/输出缓冲器210中读取对应此读取指令的读取数据。

然后，在步骤S903中此读取数据会被执行错误校正程序。在此，错误校正电路608会对此读取数据进行错误校正程序并且将校正结果传送给软值撷取电路654。之后，在步骤S905中软值撷取电路654会判断执行于读取数据上的错误校正程序是否成功。也就是说，软值撷取电路654会判断读取数据中的错误比特是否被错误校正电路608成功地校正。

倘若执行在读取数据上的错误校正程序为成功时，则步骤S907中软值撷取电路654会输出已校正的读取数据。具体来说，已校正的读取数据会经由主机接口604传送给主机系统1000。

倘若执行于读取数据上的错误校正程序为不成功时，则在步骤S909中软值撷取电路654会依据读取数据所对应的页面(如，上页面或下页面)和调整值(如，上述第一调整值与第二调整值)设定对应的比特数据读取电压的负调整比特数据读取电压与正调整比特数据读取电压。并且，在步骤S911中软值撷取电路654会向存储器模组120下达软值读取指令以指示存储器模组120使用负调整比特数据读取电压与正调整比特数据读取电压来读取软值。具体来说，在步骤S909与S911中软值撷取电路654会依据读取数据所对应的页面来判断用于读取此读取数据的比特数据读取电压并且依据调整值来设定对应此比特数据读取电压的负调整比特数据读取电压与正调整比特数据读取电压。根据不同页面来设定与使用负调整比特数据读取电压与正调整比特数据读取电压并且由此获取软值的方法已描述如上，在此不再重复描述。

之后，在步骤S913中软值撷取电路654会根据所读取的软值来计算软信息估计值并且传送所计算的软信息估计值给错误校正电路608。

在步骤S915中错误校正电路608会依据所接收的软信息估计值对此读取数据进行错误校正程序并且将校正结果传送给软值撷取电路654。然后，在步骤S917中软值撷取电路654会判断执行在读取数据上的错误校正程序是否成功。倘若执行在读取数据上的错误校正程序为成功时，步骤S907会被执行。并且，倘若执行在读取数据上的错误校正程序为不成功时，在步骤S919中软值撷取电路654会输出读取错误讯息。

[第二范例实施例]

第二范例实施例的存储器存储装置的结构是相同于第一范例实施例的存储器存储装置，以下将使用图1、图2与图6来描述第二范例实施例的存储器存储装置。

在第二范例实施例中，数据的写入与读取运作是相同于第一范例实施例(即，如图3与4所示)并且软值撷取电路654亦会如第一范例实施例所述获取软值与计算软信息估计值以提供给错误校正电路608来进行错误校正程序。以下仅针对第二范例实施例与第一范例实施例的不同之处进行描述。

在第二范例实施例中，软值撷取电路654还用以从读取数据所对应的记忆胞中获取扩大软值并且依据所获取的扩大软值计算对应此读取数据的扩大软信息估计值，由此使得错误校正电路608能够依据此扩大软信息估计值而提供更佳的校正能力来对错误比特进行错误校正程序。

图10A与10B为本发明第二范例实施例所示存储在记忆胞阵列中的写入数据所对应的浮动电压的统计分配图。

请参照图10A，当从存储器模组120的数个记忆胞中所读取的下页数据无法被错误校正时，软值撷取电路654会设定对应第二比特数据读取电压VB的第二扩大负调整比特数据读取电压VBME与第二扩大正调整比特数据读取电压VBPE，并且指示存储器模组120施予第二扩大负调整比特数据读取电压VBME与第二扩大正调整比特数据读取电压VBPE至此些记忆胞以使得此些记忆胞的控制闸输出对应的值(即，扩大软值)。此外，软值撷取电路654会依据对应的运算式(15)来计算下页数据的软信息估计值：

LSB_SVIE＝(VBPE)SVDE xor(VBME)SVDE  (15)

其中LSB_SVIE为记忆胞的LSB的扩大软信息估计值，(VBPE)SVDE表示透过施予第二扩大正调整比特数据读取电压VBPE而获得的扩大软值，并且(VBME)SVDE表示透过施予第二扩大负调整比特数据读取电压VBME而获得的扩大软值。

基此，软值撷取电路654会将所计算的扩大软信息估计值提供给错误校正电路608，并且错误校正电路608会根据所读取的下页数据和对应此下页数据的软信息估计值与扩大软信息估计值于LLR值查询表中查询对应的LLR值，由此进行错误校正程序。

类似地，当从存储器模组120的数个记忆胞中读取上页数据且此上页数据无法被错误校正时，软值撷取电路654会设定对应第三比特数据读取电压VC的第三扩大负调整比特数据读取电压VCME与第三扩大正调整比特数据读取电压VCPE以及对应第一比特数据读取电压VA的第一扩大负调整比特数据读取电压VAME与第一扩大正调整比特数据读取电压VAPE，并且指示存储器模组120施予第三扩大负调整比特数据读取电压VCME、第三扩大正调整比特数据读取电压VCPE、第一扩大负调整比特数据读取电压VAME与第一扩大正调整比特数据读取电压VAPE至此些记忆胞以使得此些记忆胞的控制闸输出对应的值(即，扩大软值)。此外，软值撷取电路654会依据对应的运算式(15)～(17)来计算上页数据的软信息估计值：

EPre1＝(VCPE)SVDE xor(VCME)SVDE    (15)

EPre2＝(VAME)SVDE xor EPre1        (16)

MSB_SVIE＝(VAPE)SVDE xor EPre2     (17)

其中MSB_SVIE为记忆胞的MSB的扩大软信息估计值，(VCPE)SVDE表示透过施予第三扩大正调整比特数据读取电压VCP而获得的扩大软值，(VCME)SVDE表示透过施予第三扩大负调整比特数据读取电压VCME而获得的扩大软值，(VAPE)SVDE表示透过施予第一扩大正调整比特数据读取电压VAPE而获得的扩大软值，并且(VAME)SVDE表示透过施予第一扩大负调整比特数据读取电压VAME而获得的扩大软值。

基此，软值撷取电路654会将所计算的扩大软信息估计值提供给错误校正电路608，并且错误校正电路608会根据所读取的上页数据和对应此上页数据的软信息估计值与扩大软信息估计值于LLR值查询表中查询对应的LLR值，由此进行错误校正程序。

如上所述，当读取下页数据时，软值撷取电路654是依序地使用第二扩大负调整比特数据读取电压VBME与第二扩大正调整比特数据读取电压VBPE来读取扩大软值并依序地执行互斥运算来产生扩大软信息估计值；而当读取上页数据时，软值撷取电路654是依序地使用第三扩大负调整比特数据读取电压VCME、第三扩大正调整比特数据读取电压VCPE、第一扩大负调整比特数据读取电压VAME与第一扩大正调整比特数据读取电压VAPE来读取扩大软值并依序地执行互斥运算来产生扩大软信息估计值。特别是，当以记忆胞为单位同时读取下页数据与上页数据时，软值撷取电路654会依序地使用第三扩大负调整比特数据读取电压VCME、第三扩大正调整比特数据读取电压VCPE、第一扩大负调整比特数据读取电压VAME与第一扩大正调整比特数据读取电压VAPE来读取扩大软值并依序地执行互斥运算来产生扩大软信息估计值。

值得一提的是，尽管在第二范例实施例中，软值撷取电路654使用互斥运算(如式(14)～式(17)所示)来计算扩大软信息估计值。然而，必须了解的是，本发明不限于此，其亦可用其他的逻辑运算元组合为互斥运算，或运用其他的运算式使得软信息估计值在各个相对应的扩大正负调整比特数据读取电压间为1，其余则为0。也就是说，第一扩大负调整比特数据读取电压VAME及第一扩大正调整比特数据读取电压VAPE间，第二扩大负调整比特数据读取电压VBME及第二扩大正调整比特数据读取电压VBPE间的软信息估计值为1，第一扩大正调整比特数据读取电压VAPE至第二扩大负调整比特数据读取电压VBME间则为0(如图10B所示)。

在第二范例实施例中，第一扩大负调整比特数据读取电压VAME、第一扩大正调整比特数据读取电压VAPE、第二扩大负调整比特数据读取电压VBME、第二扩大正调整比特数据读取电压VBPE、第三扩大负调整比特数据读取电压VCME与第三扩大正调整比特数据读取电压VCPE是根据第一比特数据读取电压VA、第二比特数据读取电压VB、第三比特数据读取电压VC、第一调整值与第二调整值来分别地设定。

例如，第一扩大负调整比特数据读取电压VAME、第一扩大正调整比特数据读取电压VAPE、第二扩大负调整比特数据读取电压VBME、第二扩大正调整比特数据读取电压VBPE、第三扩大负调整比特数据读取电压VCME与第三扩大正调整比特数据读取电压VCPE是根据式(18)～(23)来设定：

VAME＝VA-C1×FAV    (18)

VAPE＝VA+C1×FAV    (19)

VBME＝VB-C1×FAV    (20)

VBPE＝VB+C2×SAV    (21)

VCME＝VC-C2×SAV    (22)

VCPE＝VC+C2×SAV    (23)

在本范例实施例中，C1为2，C2为2.5。其中，式(18)～(23)仅为设定扩大负调整比特数据读取电压与扩大正调整比特数据读取电压的一个范例，并且本发明不限于此，C1及C2可为大于1的数值。

图11A与11B为本发明第二范例实施例所示的数据读取方法的流程图，其中以节点A与节点B来连接图11A与图11B。

请参照图11A与11B，步骤S901、S903、S905、S907、S911、S913、S915、S917、S919已描述如上，在此不重复描述。

倘若在步骤S917中判断执行在读取数据上的错误校正程序为不成功时，则在步骤S1101中软值撷取电路654会依据读取数据所对应的页面(如，上页面或下页面)和调整值(如，上述第一调整值与第二调整值)设定对应比特数据读取电压的扩大负调整比特数据读取电压与扩大正调整比特数据读取电压。并且，在步骤S1103中软值撷取电路654会向存储器模组120下达扩大软值读取指令以指示存储器模组120使用扩大负调整比特数据读取电压与扩大正调整比特数据读取电压来读取软值。具体来说，在步骤S1101与S1103中软值撷取电路654会依据读取数据所对应的页面来判断用于读取此读取数据的比特数据读取电压并且依据调整值来设定对应此比特数据读取电压的扩大负调整比特数据读取电压与扩大正调整比特数据读取电压。依据针对不同页面来设定与使用扩大负调整比特数据读取电压与扩大正调整比特数据读取电压并且由此获取扩大软值的方法已描述如上，在此不再重复描述。

之后，在步骤S1105中软值撷取电路654会根据所接收的扩大软值来计算扩大软信息估计值并且传送所计算的扩大软信息估计值给错误校正电路608。

在步骤S1107中错误校正电路608会依据所接收的软信息估计值与扩大软信息估计值对此读取数据进行错误校正程序并且将校正结果传送给软值撷取电路654。然后，在步骤S1109中软值撷取电路654会判断执行于读取数据上的错误校正程序是否成功。倘若执行于读取数据上的错误校正程序为成功时，步骤S907会被执行。并且，倘若执行于读取数据上的错误校正程序为不成功时，步骤S919会被执行。

在本范例实施例中，存储器模组120会将施予上述负调整比特数据读取电压与正调整比特数据读取电压所获得之软值以及施予上述扩大负调整比特数据读取电压与扩大正调整比特数据读取电压所获得的扩大软值皆被暂存在数据输入/输出缓冲器210中，并且软值撷取电路654会从数据输入/输出缓冲器210中中读取软值与扩大软值。值得一提的是，在本发明另一范例实施例中，数据输入/输出缓冲器210是可由独立的比特输入/输出缓冲器、软值输入/输出缓冲器与扩大输入/输出缓冲器来构成。特别是，读取数据是被会暂存于比特输入/输出缓冲器中，软值是被暂存于软值输入/输出缓冲器中并且扩大软值是被暂存于扩大软值输入/输出缓冲器。基此，当存储器控制器130与存储器模组120之间使用多通道来传输时，利用多个缓冲器可有效地缩短传输软值或扩大软值所需的时间。

[第三范例实施例]

图12为本发明第三范例实施例所示的存储器存储装置的概要方块图。

请参照图12，存储器存储装置1200会与主机系统1000一起使用，以使主机系统1000可将数据写入至存储器存储装置1200或从存储器存储装置1200中读取数据。

存储器存储装置1200包括连接器110、存储器模组1220与存储器控制器1230，其中连接器110的结构与功能以描述如上，在此不重复描述。

存储器模组1220用以存储主机系统1000所写入的数据。在第二范例实施例中，存储器模组1220为MLC闪存模组。

存储器模组1220包括记忆胞阵列202、字元线控制电路204、比特线控制电路206、列解码器(column decoder)208、数据输入/输出缓冲器210与控制电路1212。

记忆胞阵列202、字元线控制电路204、比特线控制电路206、列解码器208与数据输入/输出缓冲器210的结构与功能已描述如上，在此不重复描述。

在第三范例实施例中，控制电路1212亦会控制字元线控制电路204、比特线控制电路206、列解码器208与数据输入/输出缓冲器210以执行如第一范例实施例所述的如数据写入与读取(即，如图3与4所示)。此外，控制电路1212包括存储单元1252与软值撷取电路1254。

存储单元1252用以记录上述第一比特数据读取电压VA、第二比特数据读取电压VB与第三比特数据读取电压VC。

软值撷取电路1254电性连接至存储单元1252并且用以计算软信息估计值。

具体来说，当控制电路1212从存储器控制器1230中接收到软值读取指令时，软值撷取电路1254会根据软信息估计值请求指令所对应的记忆胞中获取软值并且依据所获取的软值计算对应此读取数据的软信息估计值。

例如，当控制电路1212从存储器控制器1230中接收到对应存储器模组1220的数个记忆胞的下页数据的软信息估计值请求指令时，软值撷取电路1254会设定对应第二比特数据读取电压VB的第二负调整比特数据读取电压VBM与第二正调整比特数据读取电压VBP，并且指示字元线控制电路204施予第二负调整比特数据读取电压VBM与第二正调整比特数据读取电压VBP至此些记忆胞以使得此些记忆胞的控制闸输出对应的软值(如图7B所示)。此外，软值撷取电路1254会依据上述运算式(3)来计算此下页数据的软信息估计值，并且所计算的软信息估计值会经由数据输入/输出缓冲器210传送给存储器控制器1230。

类似地，当控制电路1212从存储器控制器1230中接收到对应存储器模组1220的数个记忆胞的上页数据的软信息读取指令时，软值撷取电路1254会设定对应第三比特数据读取电压VC的第三负调整比特数据读取电压VCM与第三正调整比特数据读取电压VCP以及对应第一比特数据读取电压VA的第一负调整比特数据读取电压VAM与第一正调整比特数据读取电压VAP，并且指示字元线控制电路204施予第三负调整比特数据读取电压VCM、第三正调整比特数据读取电压VCP、第一负调整比特数据读取电压VAM与第一正调整比特数据读取电压VAP至此些记忆胞以使得此些记忆胞的控制闸输出对应的软值。此外，软值撷取电路1254会依据上述运算式(4)～(6)来计算上页数据的软信息估计值，并且所计算的软信息估计值会经由数据输入/输出缓冲器210传送给存储器控制器1230。

在第三范例实施例中，软值撷取电路1254亦是依据上述式(7)～(14)来设定第一负调整比特数据读取电压VAM、第一正调整比特数据读取电压VAP、第二负调整比特数据读取电压VBM、第二正调整比特数据读取电压VBP、第三负调整比特数据读取电压VCM与第三正调整比特数据读取电压VCP。但，必须了解的是式(7)～(14)仅为设定负调整比特数据读取电压与正调整比特数据读取电压的一个范例，并非限制软值撷取电路1254的设定方式。

此外，尽管第三范例实施例是以4层记忆胞NAND型闪存来作说明。然而，存储器模组1220亦可以是其他多层记忆胞NAND型闪存。例如，以8层记忆胞NAND型闪存为例(如图8所示)，软值撷取电路1254会藉由设定与施予第一负调整比特数据读取电压VAM、第一正调整比特数据读取电压VAP、第二负调整比特数据读取电压VBM、第二正调整比特数据读取电压VBP、第三负调整比特数据读取电压VCM、第三正调整比特数据读取电压VCP、第四负调整比特数据读取电压VDM、第四正调整比特数据读取电压VDP、第五负调整比特数据读取电压VEM、第五正调整比特数据读取电压VEP、第六负调整比特数据读取电压VFM、第六正调整比特数据读取电压VFP、第七负调整比特数据读取电压VGM、第七正调整比特数据读取电压VGP来获取对应下页数据、中页数据与上页数据的软值并且由此计算对应的软信息估计值。

存储器控制器1230电性连接至连接器110与存储器模组1220。存储器控制器1230用以执行以硬盘型式或韧体型式实作的多个逻辑闸或控制指令，并且根据主机系统1000的指令在存储器模组1220中进行数据的写入、读取与抹除等运作。

存储器控制器1230包括存储器管理电路1202、主机接口604、存储器接口606、错误校正电路608、缓冲存储器610与电源管理电路612。

存储器管理电路1202用以控制存储器控制器1230的整体运作。具体来说，存储器管理电路1202具有多个控制指令，并且在存储器存储装置1200运作时，此些控制指令会被执行以对存储器模组1220进行各种操作，例如数据读取、数据写入、数据抹除、映射表管理、坏区块管理等。

在第三范例实施例中，存储器管理电路1202的控制指令是以韧体型式来实作。然而，本发明不限于此，并且在本发明另一范例实施例中，存储器管理电路1202可以一程式码型式或硬盘型式来实作。

在第三范例实施例中，当存储器管理电路1202从存储器模组1220中读取数据且错误校正电路608无法于此数据上成功地执行错误校正程序时，存储器管理电路1202会向存储器模组1220下达对应存储此数据的记忆胞的软信息估计值请求指令。并且，软值撷取电路1254会依据此请求指令读取软信息与计算软信息估计值以提供给存储器管理电路1202。之后，存储器管理电路1202会将所接收到的软信息估计值提供给错误校正电路608，并且错误校正电路608会依据此软信息估计值再对此数据执行错误校正程序，以校正此数据中的错误比特。

[第四范例实施例]

第四范例实施例的存储器存储装置的结构是相同于第三范例实施例的存储器存储装置，以下将使用图12来描述第四范例实施例的存储器存储装置。

在第四范例实施例中，数据的写入与读取是相同于第三范例实施例并且软值撷取电路1254亦会如第三范例实施例所述获取软值与计算软信息估计值。以下仅针对第四范例实施例与第三范例实施例的不同之处进行描述。

在第四范例实施例中，软值撷取电路1254还用以从读取数据所对应的记忆胞中获取扩大软值并且依据所获取的扩大软值计算对应此读取数据的扩大软信息估计值。

例如，当控制电路1212从存储器控制器1230中接收到对应存储器模组1220的数个记忆胞的下页数据的扩大软信息估计值请求指令时，软值撷取电路1254会设定对应第二比特数据读取电压VB的第二扩大负调整比特数据读取电压VBME与第二扩大正调整比特数据读取电压VBPE，并且指示字元线控制电路204施予第二扩大负调整比特数据读取电压VBME与第二扩大正调整比特数据读取电压VBPE至此些记忆胞以使得此些记忆胞的控制闸输出对应的扩大软值(如图10所示)。此外，软值撷取电路1254会依据上述运算式(15)来计算此下页数据的扩大软信息估计值，并且所计算的扩大软信息估计值会经由数据输入/输出缓冲器210传送给存储器控制器1230。

类似地，当控制电路1212从存储器控制器1230中接收到对应存储器模组1220的数个记忆胞的上页数据的扩大软信息估计值请求指令时，软值撷取电路1254会设定对应第三比特数据读取电压VC的第三扩大负调整比特数据读取电压VCME与第三扩大正调整比特数据读取电压VCPE以及对应第一比特数据读取电压VA的第一扩大负调整比特数据读取电压VAME与第一扩大正调整比特数据读取电压VAPE，并且指示字元线控制电路204施予第三扩大负调整比特数据读取电压VCME、第三扩大正调整比特数据读取电压VCPE、第一扩大负调整比特数据读取电压VAME与第一扩大正调整比特数据读取电压VAPE至此些记忆胞以使得此些记忆胞的控制闸输出对应的扩大软值。此外，软值撷取电路1254会依据上述运算式(15)～(17)来计算此上页数据的扩大软信息估计值，并且所计算的扩大软信息估计值会经由数据输入/输出缓冲器210传送给存储器控制器1230。

在第三范例实施例中，软值撷取电路1254亦是依据上述式(18)～(21)来设定第一扩大负调整比特数据读取电压VAME、第一扩大正调整比特数据读取电压VAPE、第二扩大负调整比特数据读取电压VBME、第二扩大正调整比特数据读取电压VBPE、第三扩大负调整比特数据读取电压VCME与第三扩大正调整比特数据读取电压VCPE。但，必须了解的是式(18)～(21)仅为设定扩大负调整比特数据读取电压与扩大正调整比特数据读取电压的一个范例，并非限制软值撷取电路1254的设定方式。

在第四范例实施例中，当存储器管理电路1202从存储器模组1220中读取数据且在参考软信息估计值的情况下错误校正电路608仍无法于此数据上成功地执行错误校正程序时，存储器管理电路1202会向存储器模组1220下达对应存储此数据的记忆胞的扩大软信息估计值请求指令。并且，软值撷取电路1254会依据此请求指令读取扩大软信息与计算扩大软信息估计值以提供给存储器管理电路1202之后，存储器管理电路1202会将所接收到的扩大软信息估计值提供给错误校正电路608，并且错误校正电路608会依据对应的软信息估计值和扩大软信息估计值再对此数据执行错误校正程序，以校正此数据中的错误比特。

综上所述，本发明范例实施例的数据读取方法能够以较快速地方式读取记忆胞中的软信息估计值，由此提升错误校正电路的错误校正能力。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。

Claims (25)

1.一种数据读取方法，用于一闪存模组，其特征在于，所述数据读取方法包括：

使用至少一比特数据读取电压从所述闪存模组的多个记忆胞中获取一读取数据，其中所述读取数据具有多个比特；

依据至少一错误分布预估值设定对应所述至少一比特数据读取电压的至少一负调整比特数据读取电压与至少一正调整比特数据读取电压，其中所述至少一负调整比特数据读取电压小于所述至少一比特数据读取电压，且所述至少一正调整比特数据读取电压大于所述至少一比特数据读取电压；

使用所述至少一负调整比特数据读取电压与所述至少一正调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的多个软值；以及

依据所述多个软值计算对应所述读取数据的每一所述多个比特的一软信息估计值，用以对所述读取数据进行错误校正。

2.根据权利要求1所述的数据读取方法，其特征在于，所述至少一比特数据读取电压包括一第一比特数据读取电压、一第二比特数据读取电压与一第三比特数据读取电压，

其中依据所述至少一错误分布预估值设定对应所述至少一比特数据读取电压的所述至少一负调整比特数据读取电压与所述至少一正调整比特数据读取电压的步骤包括：

依据一第一调整值设定对应所述第一比特数据读取电压的一第一负调整比特数据读取电压与一第一正调整比特数据读取电压和对应所述第二比特数据读取电压的一第二负调整比特数据读取电压；

依据一第二调整值设定对应所述第二比特数据读取电压的一第二正调整比特数据读取电压和对应所述第三比特数据读取电压的一第三负调整比特数据读取电压与一第三正调整比特数据读取电压，

其中所述第一调整值与所述第二调整值是根据所述至少一错误分布预估值来设定。

3.根据权利要求2所述的数据读取方法，其特征在于，使用所述至少一负调整比特数据读取电压与所述至少一正调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的所述多个软值的步骤包括：

使用所述第一正调整比特数据读取电压、所述第一负调整比特数据读取电压、所述第二正调整比特数据读取电压、所述第二负调整比特数据读取电压、所述第三正调整比特数据读取电压与所述第三负调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的所述多个软值。

4.根据权利要求1所述的数据读取方法，其特征在于，还包括：

依据所述多个软信息估计值对所述读取数据执行一错误校正程序；以及

输出对应所述读取数据的一已校正读取数据。

5.根据权利要求1所述的数据读取方法，其特征在于，依据所述多个软值计算对应所述读取数据的所述软信息估计值的步骤包括：

依序地依据对应所述读取数据的每一所述多个软值执行一互斥运算以产生对应所述读取数据的每一所述多个比特的所述软信息估计值。

6.根据权利要求2所述的数据读取方法，其特征在于，所述第一负调整比特数据读取电压、所述第一正调整比特数据读取电压、所述第二负调整比特数据读取电压、所述第二正调整比特数据读取电压、所述第三负调整比特数据读取电压与所述第三正调整比特数据读取电压是分别地依据式(7)、式(8)、式(9)、式(10)、式(11)与式(12)来设定：

VAM＝VA-FAV    (7)

VAP＝VA+FAV    (8)

VBM＝VB-FAV    (9)

VBP＝VB+SAV    (10)

VCM＝VC-SAV    (11)

VCP＝VC+SAV    (12)

其中VAM为所述第一负调整比特数据读取电压，VAP为所述第一正调整比特数据读取电压，VBM为所述第二负调整比特数据读取电压，VBP为所述第二正调整比特数据读取电压，VCM为所述第三负调整比特数据读取电压，VCP为所述第三正调整比特数据读取电压，FAV为所述第一调整值，SAV为所述第二调整值，VA为所述第一比特数据读取电压，VB为所述第二比特数据读取电压，VC为所述第三比特数据读取电压，

其中所述第一调整值与所述第二调整值是分别地依据式(13)与式(14)来设定：

FAV＝(VB-VA)/N    (13)

SAV＝(VC-VB)/M    (14)

其中N与M为所述至少一错误分布预估值。

7.根据权利要求1所述的数据读取方法，其特征在于，还包括：

根据所述闪存模组的一抹除次数或一读取数据错误率来调整所述至少一错误分布预估值。

8.根据权利要求1所述的数据读取方法，其特征在于，还包括：

依据所述至少一错误分布预估值设定对应所述至少一比特数据读取电压的至少一扩大负调整比特数据读取电压与至少一扩大正调整比特数据读取电压；

使用所述至少一扩大负调整比特数据读取电压与所述至少一扩大正调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的多个扩大软值；以及

依据所述多个扩大软值计算对应所述读取数据的每一所述多个比特的一扩大软信息估计值。

9.根据权利要求8所述的数据读取方法，其特征在于，所述至少一比特数据读取电压包括一第一比特数据读取电压、一第二比特数据读取电压与一第三比特数据读取电压，

其中依据所述至少一错误分布预估值设定对应所述至少一比特数据读取电压的所述至少一扩大负调整比特数据读取电压与所述至少一扩大正调整比特数据读取电压的步骤包括：

依据一第一调整值设定对应所述第一比特数据读取电压的一第一扩大负调整比特数据读取电压与一第一扩大正调整比特数据读取电压和对应所述第二比特数据读取电压的一第二扩大负调整比特数据读取电压；以及

依据一第二调整值设定对应所述第二比特数据读取电压的一第二扩大正调整比特数据读取电压和对应所述第三比特数据读取电压的一第三扩大负调整比特数据读取电压与一第三扩大正调整比特数据读取电压，

其中所述第一调整值与所述第二调整值是根据所述至少一错误分布预估值来设定。

10.根据权利要求9所述的数据读取方法，其特征在于，使用所述至少一扩大负调整比特数据读取电压与所述至少一扩大正调整比特数据读取电压来从所述些记忆胞中获取对应所述读取数据的所述多个扩大软值的步骤包括：

使用所述第一扩大正调整比特数据读取电压、所述第一扩大负调整比特数据读取电压、所述第二扩大正调整比特数据读取电压、所述第二扩大负调整比特数据读取电压、所述第三扩大正调整比特数据读取电压与所述第三扩大负调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的每一所述多个比特的所述多个扩大软值。

11.根据权利要求8所述的数据读取方法，其特征在于，还包括：

依据所述多个软信息估计值与所述多个扩大软信息估计值对所述读取数据执行一错误校正程序；以及

输出对应所述读取数据的一已校正读取数据。

12.根据权利要求8所述的数据读取方法，其特征在于，依据所述多个扩大软值计算对应所述读取数据的每一所述多个比特的所述扩大软信息估计值的步骤包括：

依序地依据对应所述读取数据的每一所述多个扩大软值执行一互斥运算以产生对应所述读取数据的每一所述多个比特的所述扩大软信息估计值。

13.根据权利要求9所述的数据读取方法，其特征在于，所述第一负调整比特数据读取电压、所述第一正调整比特数据读取电压、所述第二负调整比特数据读取电压、所述第二正调整比特数据读取电压、所述第三负调整比特数据读取电压、所述第三正调整比特数据读取电压、所述第一扩大负调整比特数据读取电压、所述第一扩大正调整比特数据读取电压、所述第二扩大负调整比特数据读取电压、所述第二扩大正调整比特数据读取电压、所述第三扩大负调整比特数据读取电压与所述第三扩大正调整比特数据读取电压是分别地依据式(7)、式(8)、式(9)、式(10)、式(11)、式(12)、式(18)、式(19)、式(20)、式(21)、式(22)、式(23)来设定：

VAM＝VA-FAV        (7)

VAP＝VA+FAV        (8)

VBM＝VB-FAV        (9)

VBP＝VB+SAV        (10)

VCM＝VC-SAV        (11)

VCP＝VC+SAV        (12)

VAME＝VA-C1×FAV   (18)

VAPE＝VA+C1×FAV   (19)

VBME＝VB-C1×FAV   (20)

VBPE＝VB+C2×SAV   (21)

VCME＝VC-C2×SAV   (22)

VCPE＝VC+C2×SAV   (23)

其中VAM为所述第一负调整比特数据读取电压，VAP为所述第一正调整比特数据读取电压，VBM为所述第二负调整比特数据读取电压，VBP为所述第二正调整比特数据读取电压，VCM为所述第三负调整比特数据读取电压，VCP为所述第三正调整比特数据读取电压，FAV为所述第一调整值，SAV为所述第二调整值，VA为所述第一比特数据读取电压，VB为所述第二比特数据读取电压，VC为所述第三比特数据读取电压，VAME为所述第一扩大负调整比特数据读取电压，VAPE为所述第一扩大正调整比特数据读取电压，VBME为所述第二扩大负调整比特数据读取电压，VBPE为所述第二扩大正调整比特数据读取电压，VCME为所述扩大第三负调整比特数据读取电压，VCPE为所述第三扩大正调整比特数据读取电压，

其中所述第一调整值与所述第二调整值是分别地依据式(13)与式(14)来设定：

FAV＝(VB-VA)/N    (13)

SAV＝(VC-VB)/M    (14)

其中N与M为所述至少一错误分布预估值。

14.一种控制电路，其特征在于，所述控制电路包括：

一存储单元，用以记录多个比特数据读取电压；以及

一软值撷取电路，电性连接所述存储单元，并且用以执行至少下列程序：

使用至少一比特数据读取电压从多个记忆胞中获取一读取数据，其中所述读取数据具有多个比特；

依据至少一错误分布预估值设定对应所述至少一比特数据读取电压的至少一负调整比特数据读取电压与至少一正调整比特数据读取电压；

使用所述至少一负调整比特数据读取电压与所述至少一正调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的多个软值；以及

依据所述多个软值计算对应所述读取数据的每一所述多个比特的一软信息估计值。

15.根据权利要求14所述的控制电路，其特征在于，所述至少一比特数据读取电压包括一第一比特数据读取电压、一第二比特数据读取电压与一第三比特数据读取电压，

其中所述软值撷取电路所执行的依据所述至少一错误分布预估值设定对应所述至少一比特数据读取电压的所述至少一负调整比特数据读取电压与所述至少一正调整比特数据读取电压的程序包括：

依据一第一调整值设定对应所述第一比特数据读取电压的一第一负调整比特数据读取电压与一第一正调整比特数据读取电压和对应所述第二比特数据读取电压的一第二负调整比特数据读取电压；

依据一第二调整值设定对应所述第二比特数据读取电压的一第二正调整比特数据读取电压和对应所述第三比特数据读取电压的一第三负调整比特数据读取电压与一第三正调整比特数据读取电压，

其中所述第一调整值与所述第二调整值是根据所述至少一错误分布预估值来设定。

16.根据权利要求15所述的控制电路，其特征在于，所述软值撷取电路所执行的使用所述至少一负调整比特数据读取电压与所述至少一正调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的所述多个软值的程序步骤包括：

使用所述第一正调整比特数据读取电压、所述第一负调整比特数据读取电压、所述第二正调整比特数据读取电压、所述第二负调整比特数据读取电压、所述第三正调整比特数据读取电压与所述第三负调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的每一所述多个比特的所述多个软值。

17.根据权利要求14所述的控制电路，其特征在于，所述软值撷取电路所执行的依据所述多个软值计算对应所述读取数据的所述软信息估计值的程序包括：

依序地依据对应所述读取数据的每一所述多个软值执行一互斥运算以产生对应所述读取数据的每一所述多个比特的所述软信息估计值。

18.根据权利要求15所述的控制电路，其特征在于，所述第一负调整比特数据读取电压、所述第一正调整比特数据读取电压、所述第二负调整比特数据读取电压、所述第二正调整比特数据读取电压、所述第三负调整比特数据读取电压与所述第三正调整比特数据读取电压是分别地依据式(7)、式(8)、式(9)、式(10)、式(11)与式(12)来设定：

VAM＝VA-FAV    (7)

VAP＝VA+FAV    (8)

VBM＝VB-FAV    (9)

VBP＝VB+SAV    (10)

VCM＝VC-SAV    (11)

VCP＝VC+SAV    (12)

其中VAM为所述第一负调整比特数据读取电压，VAP为所述第一正调整比特数据读取电压，VBM为所述第二负调整比特数据读取电压，VBP为所述第二正调整比特数据读取电压，VCM为所述第三负调整比特数据读取电压，VCP为所述第三正调整比特数据读取电压，FAV为所述第一调整值，SAV为所述第二调整值，VA为所述第一比特数据读取电压，VB为所述第二比特数据读取电压，VC为所述第三比特数据读取电压，

其中所述第一调整值与所述第二调整值是分别地依据式(13)与式(14)来设定：

FAV＝(VB-VA)/N    (13)

SAV＝(VC-VB)/M    (14)

其中N与M为所述至少一错误分布预估值。

19.根据权利要求14所述的控制电路，其特征在于，所述软值撷取电路还用以根据所述多个记忆胞的一抹除次数或一读取数据错误率来调整所述至少一错误分布预估值。

20.根据权利要求14所述的控制电路，其特征在于，所述软值撷取电路还用以执行下列程序：

依据所述至少一错误分布预估值设定对应所述至少一比特数据读取电压的至少一扩大负调整比特数据读取电压与至少一扩大正调整比特数据读取电压；

使用所述至少一扩大负调整比特数据读取电压与所述至少一扩大正调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的多个扩大软值；以及

依据所述多个扩大软值计算对应所述读取数据的每一所述多个比特的一扩大软信息估计值。

21.根据权利要求20所述的控制电路，其特征在于，所述至少一比特数据读取电压包括一第一比特数据读取电压、一第二比特数据读取电压与一第三比特数据读取电压，

其中所述软值撷取电路所执行的依据所述至少一错误分布预估值设定对应所述至少一比特数据读取电压的所述至少一扩大负调整比特数据读取电压与所述至少一扩大正调整比特数据读取电压的程序包括：

依据一第一调整值设定对应所述第一比特数据读取电压的一第一扩大负调整比特数据读取电压与一第一扩大正调整比特数据读取电压和对应所述第二比特数据读取电压的一第二扩大负调整比特数据读取电压；以及

依据一第二调整值设定对应所述第二比特数据读取电压的一第二扩大正调整比特数据读取电压和对应所述第三比特数据读取电压的一第三扩大负调整比特数据读取电压与一第三扩大正调整比特数据读取电压，

其中所述第一调整值与所述第二调整值是根据所述至少一错误分布预估值来设定。

22.根据权利要求21所述的控制电路，其特征在于，所述软值撷取电路所执行的使用所述至少一扩大负调整比特数据读取电压与所述至少一扩大正调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的所述多个扩大软值的程序包括：

使用所述第一扩大正调整比特数据读取电压、所述第一扩大负调整比特数据读取电压、所述第二扩大正调整比特数据读取电压、所述第二扩大负调整比特数据读取电压、所述第三扩大正调整比特数据读取电压与所述第三扩大负调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的每一所述多个比特的所述多个扩大软值。

23.根据权利要求20所述的控制电路，其特征在于，所述软值撷取电路所执行的依据所述多个扩大软值计算对应所述读取数据的每一所述多个比特的所述扩大软信息估计值的程序包括：

依序地依据对应所述读取数据的每一所述多个扩大软值执行一互斥运算以产生对应所述读取数据的每一所述多个比特的所述扩大软信息估计值。

24.根据权利要求21所述的控制电路，其特征在于，所述第一负调整比特数据读取电压、所述第一正调整比特数据读取电压、所述第二负调整比特数据读取电压、所述第二正调整比特数据读取电压、所述第三负调整比特数据读取电压、所述第三正调整比特数据读取电压、所述第一扩大负调整比特数据读取电压、所述第一扩大正调整比特数据读取电压、所述第二扩大负调整比特数据读取电压、所述第二扩大正调整比特数据读取电压、所述第三扩大负调整比特数据读取电压与所述第三扩大正调整比特数据读取电压是分别地依据式(7)、式(8)、式(9)、式(10)、式(11)、式(12)、式(18)、式(19)、式(20)、式(21)、式(22)、式(23)来设定：

VAM＝VA-FAV         (7)

VAP＝VA+FAV         (8)

VBM＝VB-FAV         (9)

VBP＝VB+SAV         (10)

VCM＝VC-SAV         (11)

VCP＝VC+SAV         (12)

VAME＝VA-C1×FAV    (18)

VAPE＝VA+C1×FAV    (19)

VBME＝VB-C1×FAV    (20)

VBPE＝VB+C2×SAV    (21)

VCME＝VC-C2×SAV    (22)

VCPE＝VC+C2×SAV    (23)

其中VAM为所述第一负调整比特数据读取电压，VAP为所述第一正调整比特数据读取电压，VBM为所述第二负调整比特数据读取电压，VBP为所述第二正调整比特数据读取电压，VCM为所述第三负调整比特数据读取电压，VCP为所述第三正调整比特数据读取电压，FAV为所述第一调整值，SAV为所述第二调整值，VA为所述第一比特数据读取电压，VB为所述第二比特数据读取电压，VC为所述第三比特数据读取电压，VAME为所述第一扩大负调整比特数据读取电压，VAPE为所述第一扩大正调整比特数据读取电压，VBME为所述第二扩大负调整比特数据读取电压，VBPE为所述第二扩大正调整比特数据读取电压，VCME为所述扩大第三负调整比特数据读取电压，VCPE为所述第三扩大正调整比特数据读取电压，

其中所述第一调整值与所述第二调整值是分别地依据式(13)与式(14)来设定：

FAV＝(VB-VA)/N    (13)

SAV＝(VC-VB)/M    (14)

其中N与M为所述至少一错误分布预估值。

25.一种存储器控制器，其特征在于，包括：

一存储器接口，用以电性连接至一闪存模组；

一主机接口，用以电性连接至一主机系统；

一存储器管理电路，电性连接至所述存储器接口与所述主机接口，其中所述存储器管理电路用以从所述主机系统接收一读取指令及经由所述存储器接口从所述闪存模组的多个记忆胞中获取对应所述读取指令的一读取数据，其中所述读取数据具有多个比特，所述存储器管理电路包括：

一存储单元，用以记录至少一比特数据读取电压；以及一软值撷取电路，电性连接所述存储单元，并且用以执行至少下列程序：

依据至少一错误分布预估值设定对应所述至少一比特数据读取电压的至少一负调整比特数据读取电压与至少一正调整比特数据读取电压；

下达一软信息估计值请求指令给所述闪存模组以指示所述闪存模组使用所述至少一负调整比特数据读取电压与所述至少一正调整比特数据读取电压来从所述多个记忆胞中获取对应所述读取数据的多个软值；以及

依据所述多个软值计算对应所述读取数据的每一所述多个比特的一软信息估计值。

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