CN102243836A - 显示面板数据驱动器和包括其的显示装置 - Google Patents

Abstract

一种驱动显示面板的数据驱动器包括：数据处理单元，与主时钟信号同步地接收数字数据并存储该数字信号；和驱动信号输出单元，响应于驱动指示信号产生与数字数据对应的驱动信号，并将该驱动信号输出到显示面板。该数据处理单元在根据设置信号确定的激活时间激活。

Description

显示面板数据驱动器和包括其的显示装置

相关申请的交叉引用

本申请要求于2010年5月10日在韩国提交的专利申请No.10-2010-0043605的优先权，其内容通过引用而被合并于此。

技术领域

本发明构思涉及配置来驱动相应的显示面板的数据驱动器，以及包括这样的数据驱动器的显示装置。更具体地，本发明构思涉及即使激活信号没有从外部施加于数据驱动器也在预先指定的时间自动激活并且接收数字数据的数据驱动器以及包括这样的数据驱动器的显示装置。

背景技术

诸如笔记本计算机、个人数字助理(PDA)和个人便携式通信设备之类的便携式电子设备与数字家用电器和个人计算机(PC)一起被消费者广泛使用。这样的设备通常合并显示装置。当代显示设备的重量逐渐变轻并且提供高分辨率图像同时消耗相对低级别的功率。平板显示器(FPD)通常用在当代电子设备中作为阴极射线管(CRT)的替代，并且作为示例包括液晶显示器(LCD)、等离子显示器(PDP)、和有机电致发光显示器(OLED)。但是，合并大尺寸和高分辨率FPD的显示装置在每发送的图像帧中需要相对大量的数据。因此，涌现的显示装置必须以相对较高的速度稳定地发送大量的数据。

发明内容

本发明构思的实施例提供一种即使激活信号没有从外部施加于数据驱动器也在预先指定的时间自动激活并且接收数字数据的数据驱动器。这样的实施例还提供一种包括即使激活信号没有从外部施加于数据驱动器也在预先指定的时间自动激活并且接收数字数据的数据驱动器的显示装置。

根据本发明构思的一方面，提供一种显示装置，包括：显示面板、提供主时钟信号和数字数据的定时控制器、和包括多个数据驱动器的数据线驱动单元，每个数据驱动器被配置为接收该主时钟信号、接收并存储该数字数据、根据存储的数字数据产生驱动信号、以及向显示面板提供相应的驱动信号，其中多个数据驱动器响应于多个设置信号中相应的一个被依次激活以接收并存储该数字数据。

根据本发明构思的另一方面，提供一种显示装置，包括：显示面板、提供主时钟信号、数字数据和驱动指示信号的定时控制器、和包括多个数据驱动器的数据线驱动单元，每个数据驱动器被配置为接收该主时钟信号、接收并存储该数字数据、根据存储的数字数据产生驱动信号、以及向该显示面板提供相应的驱动信号，其中多个数据驱动器响应于多个设置信号中相应的一个被依次激活以接收并存储该数字数据，以及多个数据驱动器的每一个包括：数据处理单元，与主时钟信号同步地接收该数字数据以及存储接收到的数字数据；和驱动信号输出单元，响应于存储的数字数据和驱动指示信号产生该驱动信号，并且向该显示面板提供该驱动信号。

根据本发明构思的另一方面，提供一种驱动显示面板的数据驱动器，该数据驱动器包括：数据处理单元，与主时钟信号同步地接收数字数据并且存储接收到的数字数据；和驱动信号输出单元，响应于存储的数字数据和驱动指示信号产生驱动信号，并且向显示面板提供驱动信号，其中该数据处理单元在由施加的设置信号确定的时间被激活。

附图说明

通过下面结合附图的详细描述，可以更清楚地理解本发明构思的某些实施例，其中：

图1是根据本发明构思的实施例的显示装置的框图；

图2是进一步示出了可以合并在图1的实施例之内的包括三个数据驱动器的一个可能的数据线驱动单元的框图；

图3是根据本发明构思的另一个实施例的显示装置的框图；

图4是进一步示出了可以合并在图3的实施例之内的包括三个数据驱动器的一个可能的数据线驱动单元的框图，其中一位设置信号分别施加于数据驱动器；

图5是图3的数据线驱动单元的框图，但是包括分别施加了两位设置信号的五个数据驱动器；

图6a和6b是列出用于图3的数据线驱动单元的数据驱动器的示范性设置信号的表；

图7是进一步示出了根据本发明构思的实施例的可以包括在显示装置中的在定时控制器和数据驱动器之间应用的小型低压差分信令(LVDS)接口的图；

图8和9示出了可以与图7的小型LVDS接口结合使用的示范性协议；

图10是示出了由与图7的小型LVDS接口结合工作的数据驱动器接收到的数据的数据图；

图11是根据本发明构思的实施例的从定时控制器输出的且在包括在显示装置中的五个数据驱动器之间分布的第N线数据的图；

图12是根据本发明构思的实施例的数据驱动器的框图；

图13是进一步示出了图12的数据处理单元的框图；和

图14是进一步示出了图13的控制单元的框图。

具体实施方式

现在将参考示出本发明构思的某些示范性实施例的附图通过一些附加的细节来描述本发明构思。然而，本发明构思可以被实施为许多不同的形式，并且不应当被理解为仅仅限于这里阐述的实施例。相反，提供这些示出的实施例以使得本公开是彻底且完全的，并且将完全传达本发明构思的构思。

图1是根据本发明构思的实施例的显示装置100的框图。图2是进一步示出了可以合并在图1的实施例之内的包括三个数据驱动器的一个可能的数据线驱动单元的框图。

参考图1和2，显示装置100包括定时控制器110、数据线驱动单元120和显示面板130。定时控制器110向数据线驱动单元120输出驱动指示信号(TP1)、主时钟信号(MCLK)和数字数据(DATA)。数据线驱动单元120包括向显示面板130的数据线DL11至DLnn施加驱动信号的多个数据驱动器122_1至122_n。数据驱动器122_1至122_n响应于与其对应的起始脉冲DIO1至DIOn被依次激活，从定时控制器110接收数字数据，并且产生和输出用于在合适的时间激活下一数据驱动器的起始脉冲DIO2至DIOn。更具体地说，第一数据驱动器122_1响应于从定时控制器110接收到的起始脉冲DIO1被激活，并且第二至第n数据驱动器122_2至122_n分别响应于从数据驱动器122_1至122_n-1接收到的起始脉冲DIO2至DIOn被级连激活。如上所述，显示装置100包括数据驱动器122_1至122_n，它们响应于起始产生脉冲DIO1至DIOn被分别激活，其中起始脉冲DIO1至DIOn的每一个从外部分别施加于数据驱动器122_1至122_n。因而，显示装置100的配置需要用于起始脉冲DIO1至DIOn的连接信号线(即，导线)。此需求显著增大了在其上制造显示装置的印刷电路板(PCB)的尺寸并且提高了制造成本。此外，由于数据驱动器122_1至122_n的每一个由起始脉冲DIO1至DIOn中的相应的一个“级联激活”(即，依次顺序激活)，因此显示装置100可能由于与起始脉冲DIO1至DIOn中的单个起始脉冲有关的信号失真、中断或延迟而发生故障。

图3是根据本发明构思的另一个实施例的显示装置300的框图。参考图3，显示装置300包括定时控制器310、数据线驱动单元320、扫描线驱动单元340和显示面板330。

假定显示面板330包括多条扫描线SL1至SLm和多条数据线DL11至DLnn，它们传统上被布置来在扫描线SL1至SLm和数据线DL11至DLnn交叉的点处定义各个单元像素(未示出)。

定时控制器310控制数据线驱动单元320和扫描线驱动单元340的总体操作。作为此总体控制过程的一部分，定时控制器310向数据线驱动单元320提供主时钟信号(MLCK)、数字数据(DATA)和驱动指示信号(TP1)。

扫描线驱动单元340从定时控制器310接收控制信号(CON)并依次激活显示面板330的扫描线SL1至SLm，该控制信号(CON)可以包括一个或多个单独的控制信号但是在下文中单数和全体均称为控制信号(CON)。扫描线驱动单元340向显示面板330的扫描线SL1至SLm依次施加扫瞄脉冲(或者栅极导通脉冲)。分别与被施加扫瞄脉冲的扫描线SL1至SLm有关的单元像素(未示出)也接收通过数据线DL11至DLnn施加的驱动信号。控制信号(CON)可以包括例如由定时控制器310产生的一个或多个时钟信号、控制扫描线驱动单元340的激活的垂直起始信号、用于控制扫描线SL1至SLm的每个的激活宽度的输出使能信号，等等。

数据线驱动单元320包括向显示面板330的数据线DL11至DLnn施加相应的驱动信号的n个(其中“n”是大于1的自然数)数据驱动器322_1至322_n。数据驱动器322_1至322_n从定时控制器310接收主时钟信号、数字数据和驱动指示信号，产生所需的驱动信号，然后向数据线DL11至DLnn施加驱动信号。为了驱动显示装置330，数据驱动器322_1至322_n被依次激活以接收由定时控制器310提供的数字数据并将其存储。当数据驱动器322_1至322_n接收数字数据完成时，它们响应于驱动指示信号根据存储的数字数据产生驱动信号，然后向相应的数据线DL11至DLnn施加驱动信号。

更具体地说，数据驱动器322_1至322_n的每一个接收由定时控制器310提供的主时钟信号，并且在指定的时间被分别激活以接收也由定时控制器310提供的数字数据。但是，与包括在图1和2所示的显示装置100中的数据驱动器122_1至122_n不同，根据本发明构思的示出的实施例的数据驱动器322_1至322_n不是响应于从外部提供的起始脉冲激活。相反，数据驱动器322_1至322_n接收相应的设置信号SET_1至SET_n。设置信号SET_1至SET_n确定数据驱动器322_1至322_n的每一个被激活的各个时间。因此，可以定义设置信号SET_1至SET_n以使得与其对应的数据驱动器322_1至322_n被恰当地依次激活。因而，数据驱动器322_1至322_n可以根据与其对应的设置信号SET_1至SET_n在各个激活时间被激活以接收由定时控制器310提供的数字数据。

分别施加于数据驱动器322_1至322_n的设置信号SET_1至SET_n每个可以是一个或多个位(bit)的数字控制信号。可以根据数据驱动器322_1至322_n的每一个的数目、布局和/或激活时间确定形成设置信号SET_1至SET_n的最小位数。可以使用传统上理解的用于控制信号连接的多站(multi-drop)方法从定时控制器310向数据驱动器322_1至322_n施加设置信号SET_1至SET_n。例如，如果使用多站方法连接到定时控制器310的数据驱动器322_1至322_n的数目为4或更多，则施加于数据驱动器322_1至322_n的每一个的设置信号SET_1至SET_n将包括至少两(2)位以便恰当地标识四个或多个数据驱动器322_1至322_n。

图4是相关部分中用来进一步示出图3的数据线驱动单元320的数据线驱动单元400的框图，包括三个(即，n＝3)数据驱动器410至430作为更特定的示例，每个数据驱动器接收各个一位设置信号。三个数据驱动器410至430每个从定时控制器310接收主时钟信号、数字数据和驱动指示信号。三个数据驱动器410至430包括用于接收各个设置信号的设置端子(SET)。可以在显示装置300的制作期间定义施加于三个数据驱动器410至430的各个设置端子的设置信号的特定电压电平(和/或相应的数字位值)。例如，在图4的示出的实施例中，三个数据驱动器410至430的设置端子分别连接到电源电压VDD1、地电压VSS和浮动电压。因而，施加于三个数据驱动器410至430的特定设置信号可以被分别中断(例如，由逻辑定义建立)为逻辑“高”、逻辑的“低”和高阻抗Hi-Z。因而，三个数据驱动器410至430可以通过施加不同的设置信号而彼此区分。更具体地说，具有连接到功率电压VDD1的设置端子SET的第一数据驱动器410响应于与相应的第一激活时间有关的设置信号被首先激活，接收并存储由时序控制器310提供的数字数据。在第一数据驱动器410完成数字数据的接收和存储之后，具有连接到地电压VSS的设置端子SET的第二数据驱动器420响应于与比第一激活时间晚的相应的第二激活时间有关的设置信号被激活，以及接收并存储数字数据。最后，在第二数据驱动器420完成数字数据的接收和存储之后，具有连接到浮动电压的设置端子SET的第三数据驱动器430响应于与比第二激活时间晚的相应的第三激活时间有关的设置信号被激活，以及接收并存储数字数据。因而，三个数据驱动器410至430响应于不同的设置信号被依次激活以接收由定时控制器310提供的数字数据。一旦三个数据驱动器410至430完成数字数据的接收，它们将响应于也由定时控制器310提供的驱动指示信号分别产生与存储的数字数据对应的驱动信号。以这样的方式，产生施加于显示面板340的数据线DL11至DL3n的驱动信号。

当然，上述示例仅仅是可以用来区分用于显示装置的数据驱动器的各个激活时间的许多不同的控制信号应用的一个示例。应当注意，电源电压、地电压和浮动电压容易可用于通常用于配置数据线驱动单元的电路之内。但是，任何合理提供且理性定义的设置信号的集合可以用在本发明构思的各个实施例之内。

图5是进一步示出了包括分别被施加两位设置信号的五个数据驱动器510至550的图3的数据线驱动单元320的框图。参考图3和5，现在假定显示装置300包括五个数据驱动器510至550以驱动显示面板330。如前一样，数据驱动器510至550每个从定时控制器310接收主时钟信号、数字数据和驱动指示信号。但是，五个数据驱动器510至550每个包括用于接收2位设置信号的两个设置端子SET1和SET2。这里，再一次，可以在制作期间建立关于五个数据驱动器510至550的各个的特定设置信号和它们的控制定义。在图5的示出的实施例中，设置端子SET1和SET2不同地连接到电源电压VDD1(高)或地电压VSS(低)或浮动电压(Hi-Z)。因而，五个数据驱动器510至550可以通过向设置端子SET1和SET2施加的相应的多位设置信号而彼此区分。更具体地说，具有分别连接到电源电压VDD1和地电压VSS的设置端子SET1和SET2的第一数据驱动器510被首先激活，接收并存储由定时控制器310提供的数字数据。在第一数据驱动器510完成数字数据的接收之后，具有都连接到地电压VSS的设置端子SET1和SET2的第二数据驱动器520被激活，以及接收并存储由定时控制器310提供的数字数据。在第二数据驱动器520完成数字数据的接收之后，具有分别连接到地电压VSS和电源电压VDD1的设置端子SET1和SET2的第三数据驱动器530被激活，以及接收并存储由定时控制器310提供的数字数据。在第三数据驱动器530完成数字数据的接收之后，具有都连接到电源电压VDD1的设置端子SET1和SET2的第四数据驱动器540被激活，以及接收并存储由定时控制器310提供的数字数据。最后，在第四数据驱动器540完成数字数据的接收之后，具有分别连接到电源电压VDD1和浮动电压的设置端子SET1和SET2的第五数据驱动器550被激活，以及接收并存储由定时控制器310提供的数字数据。

因而，五个数据驱动器510至550被依次激活以接收由定时控制器310提供的数字数据。一旦五个数据驱动器510至550完成数字数据的接收，它们将根据存储的数字数据并响应于由定时控制器310提供的驱动指示信号分别产生对应的驱动信号。以这样的方式，驱动信号可以施加于显示面板330的数据线DL11至DL5n。

如同图4的细节一样，图5的设置信号定义仅仅是选择的示例。

图6a和6b是列出用于图3的数据线驱动单元320的数据驱动器的一些可能的设置信号定义的表。参考图6a，该表示出了由单个位值设置信号SET标识的高达三个数据驱动器的组合。参考图6b，该表示出了由2位设置信号SET1和SET2标识的高达九个数据驱动器的组合。与这些设置信号SET、SET1和SET2有关的位值的每一个可以是高、低或Hi-Z。

为了随后的示出的实施例的描述方便，假定与本发明构思一致的显示装置使用小型低压差分信令(LVDS)标准接口经由六(6)对传输线在定时控制器和五个数据驱动器之间发送8位像素数据。进一步假定五个数据驱动器的每一个包括720个输出通道。但是，本领域技术人员将理解，本发明构思不仅仅局限于这些设计细节。

图7是进一步示出了根据本发明构思的实施例的包括在显示装置内的定时控制器710和数据驱动器720之间的小型LVDS接口的使用的图。参考图7，定时控制器710包括经由一对时钟线LVCLKP和LVCLKN有区别地发送主时钟信号MCLK的时钟发送器、以及六个数据发送器，其通过六对数据线LV0P、LV0N、LV1P、LV1N、LV2P、LV2N、LV3P、LV3N、LV4P、LV4N、LV5P和LV5N有区别地发送8位数据。每个发送器将互补金属氧化物半导体(CMOS)/任务处理电平(TTL)信号转换成小型LVDS信号并且发送该小型LVDS信号。数据驱动器720包括恢复通过时钟线LVCLKP和LVCLKN有区别地发送的主时钟信号MCLK的时钟接收器，和接收通过数据线LV0P、LV0N、LV1P、LV1N、LV2P、LV2N、LV3P、LV3N、LV4P、LV4N、LV5P和LV5N发送的数字数据的六个数据接收器。每个接收器将小型LVDS信号转换成CMOS/TTL信号并且发送该CMOS/TTL信号。

图8和9示出了可以与图7的小型LVDS接口结合使用的一个可能的协议。用于小型LVDS接口的数据通信协议可以用在定时控制器和被分成数据段和控制段的数据驱动器之间。在数据段中，发送显示面板的水平线数据(在下文中，线数据)，以及在控制段中，发送用于控制数据驱动器的控制信号。

参考图8，定时控制器在输出线数据之前在控制段中发送重置脉冲(Reset)。在控制段中经由六对数据传输线当中的第一对线LV0向数据驱动器发送重置脉冲。重置脉冲是指示线数据向数据驱动器的输出的信号。当接收到重置脉冲时数据驱动器被初始化，并且准备确定数据驱动器是否到达各个激活时间。

参考图9，一旦定时控制器完成在控制段中线数据的发送，定时控制器就发送驱动指示信号(TP1)。经由另一个传输线，即专用于驱动指示信号的传输线将驱动指示信号发送到数据驱动器。驱动指示信号是指示线数据向数据驱动器的发送完成的信号。一旦数据驱动器从定时控制器接收到驱动指示信号，它们就产生与存储的数字数据对应的驱动信号并将驱动信号输出到显示面板。

图10是示出了根据图7的小型LVDS接口由数据驱动器接收到的数据的数据图。参考图10，向一对数据线LViP和LViN串行发送包括在8位像素数据中的八个位。通过六对数据线LV0P、LV0N、LV1P、LV1N、LV2P、LV2N、LV3P、LV3N、LV4P、LV4N、LV5P和LV5N并行发送六片(piece)8位像素数据1R、1G、1B、2R、2G和2B。数据驱动器在主时钟信号MCLK的上升和下降沿Edge处采样六片8位像素数据1R、1G、1B、2R、2G和2B。因而，数据驱动器在主时钟信号MCLK的一个周期期间接收包括在六片8位像素数据1R、1G、1B、2R、2G和2B的每一片中的两位，因而在四个周期期间接收六片8位像素数据。数据驱动器存储接收到的六片8位像素数据1R、1G、1B、2R、2G和2B，因此通过将主时钟信号MCLK的频率除以4获得内部时钟信号HCLK作为用于存储从定时控制器发送的数据的参考时钟信号。因此，数据驱动器在主时钟信号MCLK的四个周期或内部时钟信号HCLK的一个周期期间接收并存储六片8位像素数据1R、1G、1B、2R、2G和2B。

图11是示出了根据本发明构思的实施例的从定时控制器输出的在包括在显示装置中的五个数据驱动器之间分布的第n线数据的图。为了说明，假定五个数据驱动器的每一个包括720个输出通道，因而接收720位像素数据。五个数据驱动器的每一个在主时钟信号(MCLK)的四个周期期间接收六块像素数据。因而，五个数据驱动器的每一个需要(720/6)*4＝480个周期来完全接收来自于定时控制器的720位像素数据。

更具体地说，五个数据驱动器的每一个响应于重置脉冲被初始化并且对主时钟信号进行计数。第一数据驱动器在接收到重置脉冲之后在480个周期期间接收并存储720个像素数据。一旦自从接收到重置脉冲后已经过去480个周期，第二数据驱动器就在480个周期期间接收并存储720个像素数据。一旦自从接收到重置脉冲后已经过去960个周期，第三数据驱动器就在480个周期期间接收并存储720个像素数据。一旦自从接收到重置脉冲后已经过去1440个周期，第四数据驱动器就在480个周期期间接收并存储720个像素数据，以及一旦自从接收到重置脉冲后已经过去1920个周期，第五数据驱动器就在480个周期期间接收并存储720个像素数据。以这样的方式，五个数据驱动器可以被依次激活以接收从定时控制器输出的第n线数据。

如上所述，可以根据需要设置用于五个数据驱动器的激活序列(即，激活时间的集合)以保证期望的操作。但是，五个数据驱动器通常可以提供相似的结构。因而，在设计、制作和操作期间需要跟踪并说明与特定的(不同结构的)数据驱动器的预置激活时间有关的信息。为此，五个数据驱动器的每一个接收不同的设置信号SET1和SET2，并且根据由此定义的激活时间运行。实质上，设置信号SET1和SET2用于确定用于五个数据驱动器的每一个的激活时钟(或激活信号)，所有激活时钟来自于公共的时间参考点(或公共的参考激活)。可以根据五个数据驱动器的激活序列确定包括在显示装置中的五个数据驱动器的激活时间。显示装置的设计规范可以包括每片像素数据的位数、定时控制器和数据驱动器之间的数据接口方法、数据驱动器的数目、和每个数据驱动器的输出通道的数目。例如，如上所述，为了描述方便，显示装置的设计规范是根据小型LVDS标准接口通过6对传输线在定时控制器和五个数据驱动器之间通信8位像素数据。五个数据驱动器的每一个包括720个输出通道。因而，第一激活的数据驱动器在参考点之后被激活，一旦自从参考点后480个周期已经过去，第二激活的数据驱动器就被激活，一旦自从参考点后960个周期已经过去，第三激活的数据驱动器就被激活，一旦自从参考点后1440个周期已经过去，第四激活的数据驱动器就被激活，以及一旦自从参考点后1920个周期已经过去，第五且最终激活的数据驱动器就被激活。以这样的方式，施加于五个数据驱动器的每一个的设置信号SET1以及SET2可以用来设置五个数据驱动器的激活序列。换句话说，选择通过使用设置信号SET1和SET2根据显示装置的设计规范确定的多个值中的任何一个作为五个数据驱动器的激活时间。

五个数据驱动器的每一个对参考点之后的主时钟信号进行计数，以便确定五个数据驱动器的每一个是否已经到达根据设置信号SET1和SET2确定的其激活时间。如果计数结果是五个数据驱动器中的一个到达根据设置信号SET1和SET2确定的阈值，则该数据驱动器被激活，从定时控制器接收数据，并且将数据存储在其中。参考点可以是其中接收到重置脉冲的点。在这种情况下，重置脉冲导致五个数据驱动器的时钟计数操作的同步，因而计数结果被初始化。

同时，五个数据驱动器可以对内部时钟信号(HCLK)而不是主时钟信号(MCLK)进行计数，以便确定五个数据驱动器的每一个是否已经到达其激活时间。

图12是根据本发明构思的实施例的数据驱动器1200的框图。参考图12，数据驱动器1200一般包括数据处理单元1210和驱动信号输出单元1220。

数据处理单元1210接收从外部提供的主时钟信号(MCLK)、数字数据(DATA)、驱动指示信号(TP1)和设置信号(SET1和SET2)，并且向n个输出通道从而向驱动信号输出单元1220发送n块8位像素数据。更具体地说，数据处理单元1210在由设置信号SET1和SET2确定的时间被激活。激活的数据处理单元1210与主时钟信号同步地接收并存储数字数据。一旦数据处理单元1210完成必需的数字数据的接收，它就被禁能并且不再存储从外部提供的数据。在这点上，数据处理单元1210的激活包括数据处理单元1210内的用于接收并存储数据的电路的激活。因而，数据处理单元1210的输出存储的数字数据的操作不受数据处理单元1210是被激活还是被禁能的限制。数据处理单元1210响应于驱动指示信号向驱动信号输出单元1220发送存储的数字数据。

驱动信号输出单元1220包括电平转换单元1222、数-模转换单元1224和输出缓冲器单元1226。电平转换单元1222将从数据处理单元1210输出的数字数据的电压电平转换为适合于驱动显示面板(未示出)的电平。数-模转换单元1224将具有由电平转换单元1222转换后的电平的数字数据转换成模拟信号。输出缓冲器单元1226缓冲由数-模转换单元1224转换后的模拟信号，并将缓冲的模拟信号输出到显示面板(未示出)的数据线DL1至DLn。

图13是进一步示出了图12的数据处理单元1210的框图。参考图13，数据处理单元1210包括接收单元1212、控制单元1214和数据存储单元1216。接收单元1212从定时控制器(未示出)接收主时钟信号、数字数据和驱动指示信号，并输出内部时钟信号(HCLK)、重置信号(RST)、该数字数据(DATA)和该驱动指示信号(TP1)。更具体地说，接收单元1212将通过一对时钟传输线从定时控制器(未示出)输出的具有小型LVDS信号电平的主时钟信号恢复成具有CMOS/TTL信号电平的主时钟信号，将主时钟信号的频率除以(例如)4以产生内部时钟信号。此外，接收单元1212将通过六对时钟传输线从定时控制器(未示出)输出的具有小型LVDS信号电平的数字数据恢复成具有CMOS/TTL信号电平的数字数据，与该主时钟信号同步地采样该数字数据，并且将采样后的数字数据重新配置成六块8位像素数据。

控制单元1214从接收单元1212接收内部时钟信号并进行计数，以及在由从外部施加的设置信号SET1和SET2确定的时间，产生并输出使能脉冲(EN)。更具体地说，控制单元1214被重置信号初始化以对内部时钟信号计数。根据设置信号SET1和SET2的逻辑组合确定阈值。如果控制单元1214对内部时钟信号的计数达到阈值，则控制单元1214产生并输出使能脉冲。

数据存储单元1216包括移位寄存器单元1216_2、第一锁存器单元1216_4和第二锁存器单元1216_6。移位寄存器单元1216_2响应于由控制单元1214提供的使能脉冲控制第一锁存器单元1216_4。移位寄存器单元1216_2与内部时钟信号同步地依次移位并输出接收的使能脉冲EN。

第一锁存器单元1216_4响应于由移位寄存器单元1216_2移位并输出的使能脉冲存储由接收单元1212提供的数字数据。

一旦第一锁存器单元1216_4完成数字数据的存储，第一锁存器单元1216_4就响应于驱动指示信号同时将数字数据存储在第二锁存器单元1216_6中。

图14是进一步示出了图13的控制单元1214的框图。参考图14，控制单元1214包括N位计数器1214_2和使能脉冲产生单元1214_4。N位计数器1214_2响应于重置脉冲被初始化以对内部时钟信号计数。使能脉冲产生单元1214_4接收设置信号SET1和SET2，并且一旦计数器1214_2的输出与由设置信号SET1和SET2确定的阈值相同，就产生并输出使能脉冲。使能脉冲产生单元1214_4可以根据接收的设置信号SET1和SET2以及N位计数器1214_2的输出的逻辑组合产生并输出使能脉冲。

尽管已经参考本发明构思的示范性实施例对本发明构思进行了具体图示和描述，但是应当理解，在不脱离以下权利要求书的范围的情况下，可以对本发明构思做出形式和细节上的各种变化。

Claims (20)

1.一种显示装置，包括：

显示面板；和

定时控制器，提供主时钟信号和数字数据；和

数据线驱动单元，包括多个数据驱动器，每个数据驱动器被配置为接收主时钟信号，接收并存储该数字数据，根据存储的数字数据产生驱动信号，以及将相应的驱动信号提供给该显示面板，

其中多个数据驱动器响应于多个设置信号中相应的一个被依次激活以接收并存储该数字数据。

2.如权利要求1所述的显示装置，其中多个设置信号的每一个具有不同的多位值。

3.如权利要求1所述的显示装置，其中多个数据驱动器的每一个包括计数器，其对内部时钟信号进行计数，并且当该计数器的输出等于阈值时，多个数据驱动器的每一个被激活。

4.如权利要求3所述的显示装置，其中该内部时钟信号由该主时钟信号得出。

5.如权利要求4所述的显示装置，其中根据多个设置信号中相应的一个确定该阈值。

6.如权利要求5所述的显示装置，其中该计数器由与该显示面板的水平线对应的重置信号初始化。

7.一种显示装置，包括：

显示面板；和

定时控制器，其提供主时钟信号、数字数据、和驱动指示信号；和

数据线驱动单元，其包括多个数据驱动器，每个数据驱动器被配置为接收主时钟信号，接收并存储该数字数据，根据存储的数字数据产生驱动信号，以及将相应的驱动信号提供给该显示面板，

其中多个数据驱动器响应于多个设置信号中相应的一个被依次激活以接收并存储该数字数据，以及

多个数据驱动器的每一个包括：

数据处理单元，与该主时钟信号同步地接收该数字数据并且存储接收的数字数据；和

驱动信号输出单元，响应于存储的数字数据和驱动指示信号产生该驱动信号，并将该驱动信号提供给该显示面板。

8.如权利要求7所述的显示装置，其中多个设置信号的每一个由指示逻辑高的第一电压、指示逻辑低的第二电压、和指示高阻态的电压中的至少一个定义。

9.如权利要求8所述的显示装置，其中该数据处理单元包括：

接收单元，接收该主时钟信号，由该主时钟信号导出内部时钟信号，以及与该主时钟信号同步地接收该数字数据；

数据存储单元，其响应于使能脉冲依次存储接收的数字数据，并且响应于该驱动指示信号将数字数据提供给该驱动信号产生单元；和

控制单元，响应于多个设置信号中相应的一个产生该使能脉冲。

10.如权利要求9所述的显示装置，其中该数据存储单元包括：

移位寄存器，响应于该内部时钟信号依次移位并输出该使能脉冲；

第一锁存器单元，响应于该使能脉冲依次存储该数字数据；和

第二锁存器单元，响应于该驱动指示信号将该数字数据存储到第一锁存器单元中，并将该数字数据输出到该驱动信号产生单元。

11.如权利要求10所述的显示装置，其中该控制单元包括：

计数器，对该内部时钟信号进行计数并提供计数值；和

脉冲产生单元，一旦该计数值等于阈值，就产生该使能脉冲，

其中该阈值由多个设置信号中相应的一个确定。

12.如权利要求11所述的显示装置，其中该计数器由与该显示面板的水平线对应的重置信号初始化。

13.如权利要求12所述的显示装置，其中该计数器是N位计数器，以及该脉冲产生单元使用由该计数器提供的N个位中的至少一个的逻辑组合来产生该使能脉冲。

14.一种驱动显示面板的数据驱动器，该数据驱动器包括：

数据处理单元，与主时钟信号同步地接收数字数据并且存储接收的数字数据；和

驱动信号输出单元，响应于存储的数字数据和驱动指示信号产生驱动信号，并将该驱动信号提供给显示面板，

其中该数据处理单元在由施加的设置信号确定的时间处被激活。

15.如权利要求14所述的数据驱动器，其中该设置信号由指示逻辑高的第一电压、指示逻辑低的第二电压、和指示高阻态的电压中的至少一个定义。

16.如权利要求15所述的数据驱动器，其中该数据处理单元包括：

接收单元，接收该主时钟信号、由该主时钟信号导出内部时钟信号、以及与该主时钟信号同步地接收该数字数据；

数据存储单元，其响应于使能脉冲依次存储接收的数字数据，并且响应于该驱动指示信号将数字数据输出到该驱动信号产生单元；和

控制单元，响应于该设置信号产生该使能脉冲。

17.如权利要求16所述的数据驱动器，其中该数据存储单元包括：

移位寄存器，响应于该内部时钟信号依次移位并输出该使能脉冲；

第一锁存器单元，响应于该使能脉冲依次存储该数字数据；和

第二锁存器单元，响应于该驱动指示信号将该数字数据存储到第一锁存器单元中，并将该数字数据输出到该驱动信号产生单元。

18.如权利要求17所述的数据驱动器，其中该控制单元包括：

计数器，对该内部时钟信号进行计数并提供计数值；和

脉冲产生单元，一旦该计数值等于阈值，就产生该使能脉冲，

其中该阈值由多个设置信号中相应的一个确定。

19.如权利要求18所述的显示驱动器，其中该计数器由与该显示面板的水平线对应的重置信号初始化。

20.如权利要求19所述的显示驱动器，其中该计数器是N位计数器，以及该脉冲产生单元使用由该计数器提供的N个位中的至少一个的逻辑组合来产生该使能脉冲。

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