CN102214752B - 发光器件 - Google Patents

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Abstract

在此公开一种发光器件。发光器件包括：支撑构件；和在支撑构件上并且包括第一导电半导体层、第二导电半导体层以及插入在第一导电半导体层和第二导电半导体层之间的有源层的发光结构，并且有源层包括至少一个量子阱层和至少一个阻挡层、位于第一导电半导体层和至少一个量子阱层中离第一导电半导体层最近的第一量子阱层之间的至少一个势垒层；以及形成在至少一个势垒层和第一量子阱层之间并且具有不同于至少一个阻挡层的厚度的厚度的未掺杂的阻挡层。因此，通过电流的有效扩散提高发光器件的亮度。

Description

发光器件
交叉引用
本申请要求于2010年4月9日在韩国知识产权局提交的韩国专利申请No.10-2010-0032890的优先权，其全部其内容通过引用合并于此。
技术领域
本发明涉及发光器件、发光器件封装以及发光设备。
背景技术
由于其物理和化学特性，III-V族氮化物半导体作为诸如发光二极管(LED)或者激光二极管(LD)的发光器件被关注。氮化物基发光器件使用位于N型GaN半导体层和P型半导体层之间的有源层的能量带隙来产生光。现在，利用产生具有与绿色、红色以及蓝色相对应的波长的光的氮化物基发光器件来使用适当地选择的荧光体发射白光。
发光器件的应用范围从传统的移动设备变为TV、用于MNT的背光单元(BLU)以及普通的照发光设备。为了将发光器件应用于TV、MNT以及普通的发光设备，要求指定电平的ESD容忍度，通常-2KV电平的ESD容忍度。
ESD意指当电子设备接触带电对象时通常产生的数千伏或者更多的静电放电，并且会损坏将电力提供到发光器件的电源装置和各种其它的电子设备以及发光器件。
通常，氮化物基发光器件不能具有-2KV的电平的ESD容忍度。因此，在发光器件被应用于诸如背光单元的设备的情况下，齐纳二极管被添加到发光器件封装的一侧，从而允许发光器件借助于齐纳二极管具有ESD容忍度。
然而，当齐纳二极管被添加到发光器件封装以允许氮化物基发光器件具有ESD容忍度时，齐纳二极管与封装中的发光器件相邻并且因此影响发光器件的亮度。此外，如果齐纳二极管的表面形成为黑色，那么齐纳二极管用作黑体并且因此吸收从发光器件发射的光的一部分，从而减少发光器件的亮度。另外，齐纳二极管被容纳在封装中，从而增加整个封装的制造成本。
发明内容
因此，鉴于上述问题已经提出本实施例，并且提供一种发光器件，其具有对于ESD的高容忍度而没有在封装中安装任何单独的ESD装置，并且防止由于ESD防护而导致的正向压降。
而且，本实施例提供一种发光器件，其最小化亮度的减少同时提高对ESD的容忍度。
根据本实施例的一个方面，通过提供下述发光器件能够完成以上和其它的实施例，该发光器件包括：支撑构件；和发光结构，该发光结构形成在支撑构件上并且包括第一导电半导体层、第二导电半导体层以及被插入在第一导电半导体层和第二导电半导体层之间的有源层，其中该有源层包括：至少一个量子阱层和至少一个阻挡层；至少一个势垒层，其位于第一导电半导体层和至少一个量子阱层中离第一导电半导体层最近的第一量子阱层之间；以及未掺杂的阻挡层，其形成在至少一个势垒层和第一量子阱层之间并且具有不同于至少一个阻挡层的厚度的厚度。
发光器件进一步包括电势补偿层，该电势补偿层位于第二导电半导体层和至少一个量子阱层中离第二导电半导体层最近的第二量子阱层之间。
电势补偿层的厚度可以大于至少一个势垒层的厚度并且小于未掺杂的阻挡层的厚度。
电势补偿层可以具有与至少一个阻挡层的厚度相同的厚度。
未掺杂的阻挡层可以具有至少一个阻挡层的厚度的1.5至7.5倍的厚度。
未掺杂的阻挡层可以具有至少一个势垒层的厚度的7.5至100倍的厚度。
至少一个势垒层可以包括InN。
该电势补偿层可以包括C、Si、Ge以及Sn中的至少一个。
该电势补偿层可以具有30～的厚度。
该至少一个势垒层可以具有3.5～的厚度。
该至少一个势垒层可以包括两个势垒层。
该至少一个势垒层的InN的浓度可以是80％至100％。
根据本实施例的一个方面，通过提供下述发光器件能够完成以上和其它实施例，该发光器件包括：支撑构件；和发光结构，该发光结构形成在支撑构件上并且包括第一导电半导体层、第二导电半导体层以及被插入在第一导电半导体层和第二导电半导体层之间的有源层，其中该有源层包括：发光层，其中交替地形成多个量子阱层和多个阻挡层；势垒层，该势垒层被设置在发光层和第一导电半导体层之间以延迟静电放电(ESD)从第一导电半导体层前进到发光层期间的时间；以及未掺杂的阻挡层，该未掺杂的阻挡层被设置在发光层和势垒层之间以相互隔离势垒层和发光层。
该发光器件可以进一步包括电势补偿层，该电势补偿层补偿由于势垒层导致的正向压降。
该势垒层可以扩散从第一导电半导体层行进到发光层的载流子。
该电势补偿层的厚度可以大于势垒层的厚度并且小于未掺杂的阻挡层的厚度。
该电势补偿层可以具有与多个阻挡层的厚度相同的厚度。
该发光器件可以进一步包括第二未掺杂的阻挡层，并且该第二未掺杂的阻挡层可以被设置在电势补偿层和发光层之间以相互隔离电势补偿层和发光层。
该势垒层可以包括InN。
附图说明
结合附图，根据下面详细的描述，将会更加清楚地理解本发明的以上和其它实施例、特征以及其它优点，其中：
图1是根据本发明的一个实施例的发光器件的截面图；
图2是示出图1的有源层的详细的截面图；
图3是示出ESD的移动路径的参考视图；
图4和图5是示出根据实施例的分散ESD的方法的参考视图；
图6是示出借助于势垒层扩散载流子的方法的概念图；
图7是示出有源层的势垒的概念图；
图8是示出ESD和发光器件的产率之间的关系的图；
图9A是根据另一实施例的发光器件的截面图；
图9B是示出图9A的有源层的详细的截面图；
图10A是根据另一实施例的发光器件的截面图；
图10B是示出图10A的有源层的详细的截面图；
图11A至图11C是根据实施例的发光器件的截面图；
图12A至图12C是分别示出图11A至图11C的有源层的详细的截面图；
图13A是根据另一实施例的具有发光器件的发光器件封装的透视图；
图13B是根据该实施例的具有发光器件的发光器件封装的截面图；
图13C是根据该实施例的具有发光器件的发光器件封装的截面图；
图14A是根据另一实施例的具有发光器件封装的发光设备的透视图；
图14B是根据该实施例的具有发光器件封装的发光设备的截面图；
图15是根据另一实施例的具有发光器件封装的液晶显示设备的分解透视图；以及
图16是根据另一实施例的具有发光器件封装的液晶显示设备的分解透视图。
具体实施方式
现在将会详细地参考示例性实施例，在附图中示出其示例。如有可能，在附图中将会使用相同的附图标记来指代相同或者相似的部件。
在实施例的描述之前，将会理解的是，当将会在下面提及的诸如层(膜)、区域、图案或者基板的元件被称为在诸如层(膜)、区域、焊盘、图案或者结构的另外的元件“上”或者“下”时，它们能够直接地或者间接地在另外的元件上或者下面。
基于附图和实施例的描述示出在各层或者结构之间的位置关系。
在附图中，为了描述的方便和清楚，各层的厚度或者尺寸被夸大、省略、或者示意性示出。因此，各元件的尺寸或者面积没有表示其实际的尺寸或者面积。
在下文中，将会参考附图描述根据实施例的发光器件。
图1是根据一个实施例的发光器件的示意性截面图。
参考图1，根据本实施例的发光器件100包括：支撑构件110；未掺杂的GaN层120，该未掺杂的GaN层120形成在支撑构件110上；以及发光结构130，该发光结构130形成在未掺杂的GaN层120上并且包括第一半导体层131、有源层132以及第二半导体层133。有源层132包括势垒层134和第一未掺杂的阻挡层135。
支撑构件110可以由例如蓝宝石(Al2O3)、GaN、ZnO以及AlO中的一个的透光材料制成。此外，支撑构件110可以由具有大于蓝宝石(Al2O3)的导热性的导热性的SiC制成。为了增加光提取效率，支撑构件110优选地具有比第一半导体层131的折射率小的折射率。
为了增加光提取效率，构图的蓝宝石衬底(PSS)结构可以被设置在支撑构件110的上表面上。在本实施例中提到的支撑构件110可以包括或者不包括PSS结构。
在制造发光器件之后，通过诸如倒装芯片结合工艺的工艺将支撑构件110替换为具有优异的导热性的硅材料。在本实施例中，将会描述由蓝宝石(Al2O3)制成的支撑构件110。因此，支撑构件110可以是蓝宝石衬底。为了增加光提取效率，支撑构件110优选地具有比第一半导体层131的折射率低的折射率。
缓冲层112可以位于支撑构件110上，该缓冲层112减少支撑构件110和第一半导体层131之间的晶格错配并且允许第一半导体层131容易地生长在支撑构件110上的。可以在低温气氛下形成缓冲层112并且其可以由GaN、InN、AlN、AlInN、InGaN、AlGaN以及InAlGaN中的一个材料制成。
缓冲层112可以生长在支撑构件110上成为单晶体，并且生长为单晶体的缓冲层112可以改进生长在缓冲层112上的第一半导体层131的结晶性。
未掺杂的GaN层120形成在缓冲层112上。
形成未掺杂的GaN层120以改进第一半导体层131的结晶性。未掺杂的GaN层120与第一半导体层131相同，不同之处在于未掺杂的GaN层120没有被掺杂有N型掺杂物，并且因此具有比第一半导体层131的导电性低的导电性。
最小化第一半导体层131的晶格错配的插入层122形成在未掺杂的GaN层120上。
即，插入层122用作质量控制层，并且可以由被添加有铟(In)的AlGaN或者AlGaN制成。
包括第一半导体层131、有源层132以及第二半导体层133的发光结构130形成在插入层122上。
在下文中，发光结构130将会被描述为包括第一半导体层121、第二半导体层133以及被插入在第一半导体层131和第二半导体层133之间以产生光的有源层132。
第一半导体层131形成在插入层122上。例如，第一半导体层131可以是N型半导体层，并且N型半导体层可以由具有组成式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成，例如由从GaN、AlN、AlGaN、InGaN、InN、InAlGaN以及AlInN中选择的一个制成，并且可以被掺杂有诸如Si、Ge、Sn、Se或者Te的N型掺杂物。
有源层132形成在第一半导体层131上。
可以使用III-V族化合物半导体材料以单量子或者多量子阱结构、量子线结构或者量子点结构形成有源层132。用于有源层132的生长的工艺条件如下。例如，使用氮气作为载气在780℃的生长温度下通过将NH3、TMGa以及TMin提供到第一半导体层131上生长厚度为至的由InGaN制成的有源层132。在此，有源层132可以具有通过改变InGaN的各元素的摩尔比率生长的多个层的堆叠结构。
例如，如果以量子阱结构形成有源层132，那么可以以单量子阱或者多量子阱结构形成有源层132，其中该单量子阱或者多量子阱结构具有组成式为InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的阱层和组成式为InaAlbGa1-a-bN(0≤a≤1，0≤b≤1，0≤a+b≤1)的阻挡层。阱层可以由具有比阻挡层的带隙小的带隙的材料制成。
导电包覆层(未示出)可以形成在有源层132上和/或下面。导电包覆层(未示出)可以由AlGaN基半导体制成并且具有比有源层132的带隙大的带隙。
如果以多量子阱结构形成有源层132，那么势垒层134形成在有源层132的靠近第一半导体层131的区域处。势垒层134具有比有源层132的多个阻挡层的势垒的高的势垒，并且具有对于从第一半导体层131提供的载流子(例如，电子)的阻碍(resistance)。
例如，势垒层134形成为3.5～的厚度，并且优选地形成为大约的厚度。在此，优选地在700～800℃的温度下以3.5～的速率形成势垒层134。
势垒层134可以形成在有源层132的靠近第一半导体层131的区域处。此外，势垒层134可以接触第一半导体层131，替换靠近第一半导体层131的量子阱层、额外地形成在靠近第一半导体层131的量子阱层上、或者形成在有源层132中的量子阱层的位置中离第一半导体层131第二近的量子阱层的位置处，但是势垒层134的位置不限于此。
因此，通过增加离第一半导体层131最近的量子阱层中的InN的浓度可以形成势垒层134，或者势垒层134可以是与量子阱层分离的包括InN的层。
此外，可以在有源层132中形成根据使用根据本实施例的发光器件的环境、通过器件可以产生的ESD等级、或者静电要求的两个或者更多势垒层134。
当包含在势垒层134中的InN的浓度增加时，势垒层134对从第一半导体层131到有源层132的载流子的行进的势垒层134的电阻趋向于增加。如果包含InN的势垒层134足够薄，则通过势垒层134适当地扩展载流子并且将其均匀地分散到有源层132中。
当势垒层134阻碍(resist)载流子的行进时，通过势垒层134扩展从第一半导体层131行进到有源层132的载流子。因此，从有源层132的量子阱层的势垒层134行进的载流子能够均匀地分布在量子阱层上。这增加有源层132的发光效率，从而提高了根据本实施例的发光器件100的发光效率。
势垒层134延迟并且分散从第一电极焊盘142沿着第一半导体层131引入的ESD。势垒层134形成比形成有源层132的阻挡层和量子阱层的势垒高的势垒，并且使用高势垒延迟ESD的电流施加速度，从而最小化对有源层132的损坏。
当ESD在短时间内沿着单个路径经过有源层132时，ESD的破坏力被最大化。为了最小化对有源层132的ESD引起的损坏，优选地，最大地延迟ESD经过有源层132的时间并且提供ESD前进到有源层132的多个路径。因此，势垒层134需要形成比量子阱层和阻挡层的势垒高的势垒。为此，势垒层134包含高浓度的InN，并且优选地浓度为80％至100％。在此，InN的浓度可以是以质量计的浓度、以体积计的浓度以及以摩尔比率计的浓度中的一个。
当施加ESD时，势垒层134可以用作对ESD的电阻器。当ESD经过有源层132时，由于通过用作电阻器的势垒层134的延迟使得ESD很难使用单个路径穿过有源层132。因此，ESD没有在势垒层134中沿着单个路径行进，而是沿着两个或者更多路径行进。当ESD沿着多个路径而不是单个路径行进时，可以减少对有源层132的ESD引起的损坏。
第一未掺杂的阻挡层135形成在势垒层134和量子阱层之间。
第一未掺杂的阻挡层135没有被掺杂有P型或者N型掺杂物，并且因此可以具有比被掺杂有P型或者N型掺杂物的阻挡层或者量子阱层的电阻高的电阻，并且由GaN或者InGaN制成。第一未掺杂的阻挡层135被布置在势垒层134和量子阱层之间以防止势垒层134和量子阱层之间的直接接触。第一未掺杂的阻挡层135具有比势垒层134的厚度大的厚度，优选地厚度为至并且更加优选地厚度为至从而允许势垒层134和量子阱层被相互充分地分离。第一未掺杂的阻挡层135可以具有势垒层134的厚度的7.5至100倍的厚度。
被布置在势垒层134和量子阱层之间的第一未掺杂的阻挡层135防止势垒层134和量子阱层之间的直接接触并且允许势垒层134和量子阱层被相互充分地分离，从而防止被包含在势垒层134中的氮化铟(InN)渗透相邻的量子阱层，并且因此升高量子阱层的电势电平并且引起亮度的下降。
电势补偿层(未示出)可以形成在有源层132中。例如，通过用硅(Si)掺杂阻挡层，可以在有源层132的阻挡层中离第二半导体层133第二近的阻挡层或者离第二半导体层133最近的阻挡层的位置处形成电势补偿层(未示出)。
缓冲层(未示出)可以形成在有源层132上。缓冲层(未示出)可以具有至的厚度。
第二半导体层133可以是P型半导体层以将空穴注入有源层132。第二半导体层133可以由具有组成式InxAlyGa1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的半导体材料制成，例如，由从GaN、AlN、AlGaN、InGaN、InN、InAlGaN以及AlInN中选择的一个制成，并且可以被掺杂有诸如Mg、Zn、Ca、Sr或者Ba的P型掺杂物。
使用诸如金属有机化学气相沉积(MOCVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、分子束外延(MBE)、氢化物气相外延(HVPE)以及溅射的各种方法可以形成上述第一半导体层131、有源层132、缓冲层(未示出)以及第二半导体层133，但是第一半导体层131、有源层132、缓冲层(未示出)以及第二半导体层133的形成不限于此。
第一半导体层131和第二半导体层133中的导电掺杂物的掺杂浓度可以是均匀的或者非均匀的。即，多个半导体层131和133可以具有各种掺杂浓度，但是不限于此。
透光电极层140和第二电极焊盘144形成在第二半导体层133上。
透光电极层140包括ITO、IZO(In-ZnO)、GZO(Ga-ZnO)、AZO(Al-ZnO)、AGZO(Al-Ga ZnO)、IGZO(In-Ga ZnO)、IrOx、RuOx、RuOx/ITO、Ni/IrOx/Au以及Ni/IrOx/Au/ITO中的至少一个，并且将通过有源层132产生的光透射到外部。此外，透光电极层140形成在第二半导体层133的上表面上的一个区域或者所有区域处，从而防止电流集边。
第二电极焊盘144可以形成在透光电极层140的上表面上或者通过移除透光电极层140的一些部分形成开口来形成第二电极焊盘144，使得第二电极焊盘144接触第二半导体层133，但是第二电极焊盘144的形成不限于此。
光提取结构150形成在发光结构130的上表面上。
光提取结构150可以形成在形成在发光结构130上的透光电极层140的上表面上或者形成在第二半导体层133的上表面上，但是光提取结构150的形成不限于此。
光提取结构150可以形成在第二半导体层133或者透光电极层140的上表面上的所有区域或者一些区域处。通过对第二半导体层133或者透光电极层140的上表面的至少一个区域执行蚀刻工艺来形成光提取结构150。这样的蚀刻工艺包括湿法和/或干法蚀刻工艺。通过蚀刻工艺，透光电极层140的上表面或者第二半导体层133的上表面具有形成具有0.1μm至3μm的高度的光提取结构150的粗糙。可以不规则地形成具有任意尺寸的粗糙，但是不限于此。粗糙意指不平坦的上表面并且包括纹理图案、凹凸图案以及不平坦图案中的至少一个。
粗糙的截面可以具有诸如圆柱、多棱柱、圆锥、棱锥、圆形截头锥以及棱锥的截头锥体的各种形状，并且优选地具有圆锥或者棱锥的形状。
通过光电化学(PEC)方法可以形成光提取结构150，但是光提取结构150的形成不限于此。当光提取结构150形成在第二半导体层133或者透光电极层140的上表面上时，防止通过有源层132产生的光被重吸收到有源层132或者由于通过第二半导体层133或者透光电极层140的上表面的光的全反射的光的散射，从而有助于提高发光器件100的光提取效率。
通过移除有源层132和第二半导体层133的一些区域来暴露第一半导体层131的一些区域，并且第一电极焊盘142形成在暴露的区域中的第一半导体层131的上表面上。即，第一半导体层131被设置有面向有源层132的上表面和面向支撑构件110的下表面，第一半导体层131的上表面包括暴露的区域，并且第一电极焊盘142被布置在第一半导体层131的上表面的暴露的区域中。
使用特定的蚀刻方法可以执行第一半导体层131的一些区域的暴露，但是不限于此。作为蚀刻方法，可以使用湿法蚀刻方法或者干法蚀刻方法。
第一和第二电极焊盘142和144可以由导电材料制成，例如可以由从In、Co、Si、Ge、Au、Pd、Pt、Ru、Re、Mg、Zn、Hf、Ta、Rh、Ir、W、Ti、Ag、Cr、Mo、Nb、Al、Ni、Cu以及Wti中选择的一个或者其合金制成，并且可以形成为单层或者多层结构。然而，第一和第二电极焊盘142和144的形成不限于此。
图2是详细地示出图1的有源层的截面图。
参考图2，有源层132包括多个量子阱层132a和132c、阻挡层132b、势垒层134以及第一未掺杂的阻挡层135。
尽管图2示出两个量子阱层132a和132c，但是量子阱层的数目可以是三、四或者更多。以相同的方式，可以基于量子阱层的数目确定与量子阱层132a和132c交替地形成的阻挡层132b的数目。
为了分散从第一半导体层131前进到有源层132的载流子或者ESD或者减少其前进速率，势垒层134优选地形成为距离第一半导体层131比距离第二半导体层133更近。如果另一势垒层被进一步设置在有源层132中，那么势垒层可以额外地位于量子阱层132c的位置处，但是额外的势垒层的位置不限于此。
第一未掺杂的阻挡层135形成在离第一半导体层131最近的第一量子阱层132a和势垒层134之间。因此，第一未掺杂的阻挡层135相互隔离势垒层134和量子阱层132a。如果被包含在势垒层134中的高浓度InN渗透量子阱层132a和132c，那么量子阱层132a和132c的电势电平变成与阻挡层132b的电势电平相类似，并且因此量子阱层132a和132c不会产生足够量的光。因此，第一未掺杂的阻挡层135可以具有足够的厚度以防止被包含在势垒层134中的InN渗透量子阱层132a和132c。第一未掺杂的阻挡层135优选地具有至的厚度。
第一未掺杂的阻挡层135由与形成有源层132的其它的阻挡层132b的相同的材料制成。然而，为了防止InN渗透量子阱层132a和132c，第一未掺杂的阻挡层135具有阻挡层132b的厚度的1.5至7.5倍的厚度。
图3是示出ESD的移动路径的参考视图。
参考图3，ESD通过被施加有外部电压的第一电极焊盘142被引入发光器件100，并且经由第一半导体层131从第一电极焊盘142前进到有源层132。
当ESD通过第一电极焊盘142引入发光器件100中时，如果ESD集中在有源层132的一个区域上，则会增加对有源层132的损坏，并且如果ESD没有集中在有源层132的一个区域上，那么可以减少对有源层132的损坏。
第一半导体层131用作用于驱动通过第一电极焊盘142施加的电力的通道，并且因此不阻碍ESD，并且形成有源层132的阻挡层的势垒很弱地对抗ESD。因此，除了第一半导体层131之外，优选地形成单独的层(未示出)以改变ESD的移动路径并且扩展ESD而不集中ESD。
当产生ESD并且ESD被引入到有源层132中时，阻挡ESD的最合适的区域对应于有源层132和第一半导体层131之间的区域。然而，如果在这样的区域中形成阻碍ESD的单独的层，那么减少了到有源层132中的载流子的引入，并且因此会减少有源层132的亮度。
因此，势垒层134需要具有小厚度并且形成为尽可能靠近量子阱层。优选地，势垒层134嵌入在有源层132中，如上述实施例中所述。
图4和图5是示出根据实施例的分散ESD的原理的参考视图。
首先，图4是示出如果在有源层132中形成一个势垒层134的情况下分散ESD的方法的参考视图。参考图4，当ESD从第一半导体层131前进到有源层132时，势垒层134阻碍ESD并且减少ESD的前进速率，从而将ESD的初始通过路径分为多条路径。
如图4中所示，ESD沿着通过势垒层134划分的两个路径P1和P2前进。与沿着单条路径前进的ESD相比较，当ESD进入有源层132时沿着两条划分的路径P1和P2前进的ESD已经减少了破坏力。图4示出ESD沿着两条路径P1和P2前进。然而，概念性地示出两条路径P1和P2，但是图4并没有描绘ESD实际上仅沿着两条路径P1和P2。即，可以提供多条ESD的路径而没有限制。
接下来，图5是示出如果两个势垒层134a和134b形成在有源层132中的情况下分散ESD的方法的参考视图。
参考图5，ESD的初始路径通过第一势垒层134a被划分为两条路径P3和P4，并且然后两条路径P3和P4通过第二势垒层134b被再次划分为四条路径P5、P6、P7以及P8。
ESD的初始路径被两个势垒层134a和134b划分为多条路径P3至P8，并且与沿着单条路径前进的ESD相比较，显著地沿着每条划分的路径前进的ESD的破坏力显著地降低。在这里，尽管图5示出两个势垒层134a和134b，但是势垒层的数目可以是二、三或者更多。然而，如果势垒层的数目连续地增加以增加ESD的路径的数目，那么从第一半导体层131前进到有源层132中的量子阱层的载流子的移动可能受到限制，并且由于有源层132中的量子阱层被替换为势垒层导致亮度可能降低。因此，优选地基于根据本实施例的发光器件要求的ESD容忍度的级别和亮度确定替换有源层132中的量子阱层的势垒层的数目(例如，两个势垒层134a和134b)。
此外，图5示出ESD的初始路径被两个势垒层134a和134b最终划分为四条路径P5至P8。然而，概念地示出四条路径P5至P8，但是划分的路径的数目不限于此。即，图5中所示的ESD的路径P5至P8表示其数目大于图4中所示的ESD的路径P1和P2的数目。
图6是示出借助于势垒层扩散载流子的方法的概念图。
参考图6，势垒层134通过第一半导体层131形成针对ESD或者前进到有源层132的载流子的势垒。
势垒层134使载流子沿着多条路径前进到有源层132而没有将载流子直接施加到有源层132。势垒层134引起载流子的前进时间的延迟，并且载流子的前进时间的延迟允许载流子沿着不同的路径均匀地分散。
通过势垒层134扩散的载流子均匀地分散在有源层132上并且因此均匀地分散在有源层132的量子阱层上，从而增加有源层132的发光效率。
图7是示出有源层的势垒的概念图。
参考图7，有源层QB的势垒Eb被设置为高于阻挡层B1和B2的势垒Ec。例如，如果发光器件发射蓝光，那么量子阱层Q1、Q2以及Q3由InGaN制成，并且阻挡层B1和B2由GaN制成，并且因此阻挡层B1和B2的带隙比量子阱层Q1、Q2以及Q3的带隙高。在此，可以选择用于阻挡层B1和B2以及量子阱层Q1、Q2以及Q3的材料，使得阻挡层B1和B2的带隙比量子阱层Q1、Q2以及Q3的带隙高，并且可以根据要发射的光的波长改变其组成，但是用于阻挡层B1和B2以及量子阱层Q1、Q2以及Q3的材料及其组成不限于此。
势垒层QB可以由具有比阻挡层B1和B2的带隙高的带隙的材料制成。例如，势垒层QB包含InN，如上所述，并且势垒层QB中的InN的浓度优选地是80％至100％。在此，InN的浓度可以是以质量计的浓度、以体积计的浓度以及以摩尔比率计的浓度中的一个。
如果载流子是空穴，那么如从图7中看到的，载流子从右位置前进到量子阱层Q1、Q2以及Q3，并且因此势垒层QB不具有针对载流子(空穴)的阻碍。势垒层QB形成为靠近第一半导体层131，并且因此具有针对ESD的阻碍。
因为通过势垒层QB的势垒阻挡ESD，所以延迟了ESD经过势垒层QB的时间。这样的时间延迟允许ESD被分散在有源层132上并且防止ESD快速地进入量子阱层Q1和Q2以及Q3，因此减少量子阱层Q1和Q2以及Q3的损耗。
图8是示出ESD和发光器件的产率之间的关系的图。
参考图8，图的水平轴表示施加到发光器件的ESD的电压值，并且图的垂直轴表示产率。
通常，在相同的生产线上集体制造的发光器件被视为具有相同的性质。如果执行该发光器件中的一些的采样测试(或者所有的发光器件的测试)，那么当各发光器件耐受的ESD电压是-4,560V时，总发光器件的产率达到大约80％。
随着发光器件的ESD耐受电压减少，产率减少。
从图中看到，理解的是，当发光器件具有大约-3,000V的ESD容忍度时，发光器件的产率小于60％。
图9A是根据另一实施例的发光器件的截面图，并且图9B是示出图9A的有源层的详细的截面图。
参考图9A和图9B，根据本实施例的发光器件100包括支撑构件110、未掺杂的GaN层120，该未掺杂的GaN层120形成在支撑构件110上；以及发光结构130，该发光结构130形成在未掺杂的GaN层120上并且包括第一半导体层131、有源层132以及第二半导体层133。有源层132包括势垒层134、第一未掺杂的阻挡层135以及电势补偿层137。
缓冲层112形成在支撑构件110上，透光电极层140、光提取结构150以及第二电极焊盘144形成在第二半导体层133上。通过移除有源层132和第二半导体层133的一些区域来暴露第一半导体层131的一些区域，并且第一电极焊盘142形成在暴露的区域中的第一半导体层131的上表面上。
本实施例的支撑构件110、缓冲层112、未掺杂的GaN层120、第一半导体层131、有源层132、第二半导体层133、势垒层134、第一未掺杂的阻挡层135、发光电极层140、光提取结构150以及第一和第二电极焊盘142和144与前述实施例的基本上相同，并且因此将会省略其详细描述。
有源层132进一步包括形成在有源层132中的电势补偿层137。
势垒层134和第一未掺杂的阻挡层135可以用作驱动通过第一和第二电极焊盘142和144施加的电压的电阻器。通过势垒层134和第一未掺杂的阻挡层135的正向电压Vf的损耗要求增加发光器件100的整体驱动电压。
为了增加有源层132的发光效率同时保持对于ESD的足够的容忍度而没有增加发光器件100的驱动电压，有源层132进一步包括电势补偿层137。
通过使用诸如C、Si、Ge以及Sn的IV族元素中的一个掺杂阻挡层，电势补偿层137形成在有源层132的阻挡层132b和132d中离第二半导体层133最近的阻挡层132d和离第二半导体层133第二近的阻挡层132b的位置处。电势补偿层137改进阻挡层132b和132d的平坦性，并且降低内部电场。
本实施例示出将IV族元素中的Si施加到电势补偿层137。
电势补偿层137的低的内部电场抵消通过势垒层134和第一未掺杂的阻挡层135的正向电压Vf的降低，从而防止由于势垒层134和第一未掺杂的阻挡层135导致的本实施例的发光器件100的正向电压Vf的增加。
电势补偿层137可以具有与有源层132的阻挡层132b和132d的厚度类似或者相等的厚度，并且比第一未掺杂的阻挡层135的厚度小。优选地，电势补偿层137具有的厚度。
电势补偿层137形成在靠近第二半导体层133的区域处。电势补偿层137通过使用硅(Si)的掺杂在原子级增加阻挡层132b和132d的平坦性，并且降低由阻挡层132b和132d产生的电阻，从而降低内部电场。此外，电势补偿层137可以形成在有源层132中或者单独地形成在有源层132和第二半导体层133之间，并且补偿由于势垒层134和第一未掺杂的阻挡层135导致的正向电压Vf的损耗。
通过增加包含在电势补偿层137中的In的浓度，并且增加电势补偿层137的厚度，可以补偿诸如空穴的载流子的注入效率的降低。
图10A是根据另一实施例的发光器件的截面图，并且图10B是示出图10A的有源层的详细的截面图。
参考图10A和图10B，根据本实施例的发光器件100包括支撑构件110；未掺杂的GaN层120，该未掺杂的GaN层120形成在支撑构件110上；以及发光结构130，该发光结构130形成在未掺杂的GaN层120上并且包括第一半导体层131、有源层132以及第二半导体层133。有源层132包括势垒层134、第一未掺杂的阻挡层135、电势补偿层137以及第二未掺杂的阻挡层138。
第二未掺杂的阻挡层138形成在电势补偿层137下面。
第二未掺杂的阻挡层138可以由与上述第一未掺杂的阻挡层135相同的材料制成。即，第二未掺杂的阻挡层138可以由未掺杂的GaN或者InGaN制成以具有比被掺杂有P型或者N型掺杂物的量子阱层或者阻挡层的电阻高的电阻。
第二未掺杂的阻挡层138被布置在离第二半导体层133最近的第二量子阱层132c与电势补偿层137之间，从而防止电势补偿层137和量子阱层132a和132c之间的直接接触。
被布置在电势补偿层137和第二量子阱层132c之间的第二未掺杂的阻挡层138防止电势补偿层137和量子阱层132a和132c之间的直接接触，并且允许电势补偿层137和量子阱层132a和132c相互充分地分离，从而防止被包含在电势补偿层137中的氮化铟(InN)渗透相邻的量子阱层132a和132c，并且因此防止量子阱层132a和132c的电势电平的升高和亮度的下降。
尽管上述实施例示例性示出水平发光器件，但是这些实施例可以被应用于垂直发光器件或者倒装芯片发光器件。
图11A、图11B以及图11C是根据实施例的发光器件的截面图，并且图12A、图12B以及图12C是分别示出图11A至图11C中所示的发光器件的有源层的详细的截面图。
参考图11A至图12C，根据实施例中的每一个的发光器件300包括：支撑构件310；第一电极层320，该第一电极层320形成在支撑构件310上；发光结构330，该发光结构330形成在第一电极层320上并且包括第一半导体层331、有源层332以及第二半导体层333；以及第二电极层344，该第二电极层344形成在第二半导体层333上。有源层332包括势垒层334和第一未掺杂的阻挡层335。
支撑构件310可以由具有优异的导热性的材料或者导电材料制成，或者可以是由金属或者导电陶瓷制成的支撑板。可以以包括两个层或者更多层的多层结构或者单层结构形成支撑构件310。
即，支撑构件310可以由金属形成，例如，由从Au、Ni、W、Mo、Cu、Al、Ta、Ag、Pt以及Cr选择的一个，或者包括从其选择的两种或者更多种的合金制成，或者可以通过堆叠不同的两种或者更多种材料形成。此外，支撑构件310可以是由Si、Ge、GaAs、ZnO、SiC、SiGe、GaN或者Ga2O3制成的载具晶圆。
这样的支撑构件310有利于通过发光器件300产生的热的散发，从而提高发光器件300的热稳定性。
第一电极层320形成在支撑构件310上。第一电极层320包括欧姆层(未示出)、反射层(未示出)以及结合层(未示出)中的至少一个。例如，第一电极层320可以形成为欧姆层/反射层/结合层堆叠结构、欧姆层/反射层堆叠结构或者(包括欧姆接触材料的)反射层/结合层堆叠结构，但是不限于此。例如，第一电极层320可以形成为反射层和欧姆层顺序地堆叠在绝缘层上的结构。
反射层(未示出)被布置在欧姆层(未示出)和绝缘层(未示出)之间，并且可以由具有优异的反射率的材料制成，例如，由从Ag、Ni、Al、Rh、Pd、Ir、Ru、Mg、Zn、Pt、Au以及Hf中选择的一个或者其选择性组合制成，或者可以使用IZO、IZTO、IAZO、IGZO、IGTO、AZO以及ATO中的发光导电材料和上述材料形成为多层结构。此外，反射层(未示出)可以形成为IZO/Ni堆叠结构、AZO/Ag堆叠结构、IZO/Ag/Ni堆叠结构或者AZO/Ag/Ni堆叠结构。此外，如果反射层(未示出)由欧姆接触发光结构330(例如，第一半导体层331)的材料制成，那么可以省略欧姆层(未示出)，但是反射层(未示出)不限于此。
欧姆层(未示出)欧姆接触发光结构330的下表面，并且形成为层或者多个图案。选择性地，欧姆层(未示出)可以由发光导电层和金属制成。例如，欧姆层(未示出)可以使用从铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟锌锡氧化物(IZTO)、铟铝锌氧化物(IAZO)、铟镓锌氧化物(IGZO)、铟镓锡氧化物(IGTO)、铝锌氧化物(AZO)、锑锡氧化物(ATO)、镓锌氧化物(GZO)、IrOx、RuOx、RuOx/ITO、Ni、Ag、Ni/IrOx/Au以及Ni/IrOx/Au/ITO中选择的至少一个形成为单层结构或者多层结构。欧姆层(未示出)用于有利于将载流子注入第一半导体层331中并且不是必需的。
第一电极层320可以包括结合层(未示出)。结合层(未示出)可以由阻挡金属或者结合金属制成，例如，由从Ti、Au、Sn、Ni、Cr、Ga、In、Bi、Cu、Ag以及Ta中选择的至少一个制成，但是不限于此。
发光结构330包括第一半导体层331、有源层332以及第二半导体层333，并且有源层332形成在第一半导体层331和第二半导体层333之间。
第一半导体层331可以是被掺杂有P型掺杂物的P型半导体层，并且第二半导体层333可以是被掺杂有N型掺杂物的N型半导体层。各P型半导体层和N型半导体层与前述实施例的基本上相同，并且因此将会省略其详细的描述。
此外，如果有源层332形成为多量子阱结构，如图11A和图12A中所示，那么势垒层334形成在靠近第二半导体层333的区域处。
此外，势垒层334可以形成在布置有源层332的多个量子阱层332a和332c中离第二半导体层333最近的量子阱层332a的位置处。替代地，势垒层334可以形成在多个量子阱层332a和332c当中离第二半导体层333第二近的量子阱层332c的位置处。然而，势垒层334的位置不限于此。
第一未掺杂的阻挡层335形成在势垒层334和量子阱层332a和332c之间。
第一未掺杂的势垒层335由具有比被掺杂有P型或者N型掺杂物的量子阱层332a和332c或者阻挡层332b的电阻高的电阻的GaN制成，并且被布置在势垒层334和量子阱层332a和332c之间以防止势垒层334和量子阱层332a和332c之间的直接接触。
此外，如图11B和图12B中所示，电势补偿层337可以形成在有源层332中。通过使用硅(Si)掺杂阻挡层可以在有源层332的阻挡层332b和332d中离第一半导体层331最近的阻挡层332d或者离第一半导体层331第二近的阻挡层332b的位置处。
此外，如图11C和图12C中所示，第二未掺杂的阻挡层338可以形成在电势补偿层337上。第二未掺杂的阻挡层338由与第一未掺杂的阻挡层335相同的材料制成并且防止电势补偿层337和在电势补偿层337上的量子阱层332a和332c之间的直接接触。
电势阻挡层334、第一和第二未掺杂的阻挡层335和338以及电势补偿层337与前述实施例的基本上相同，并且因此将会省略其详细描述。
透光电极层340、光提取结构342以及第二电极层344形成在第二半导体层333上。
透光电极层340可以由ITO、IZO(In-ZnO)、GZO(Ga-ZnO)、AZO(Al-ZnO)、AGZO(Al-Ga ZnO)、IGZO(In-Ga ZnO)、IrOx、RuOx、RuOx/ITO、Ni/IrOx/Au以及Ni/IrOx/Au/ITO中的至少一个制成，并且形成在第二半导体层333的上表面上，从而防止电流集边。
第二电极层344包括具有指定图案的至少一个电极和/或焊盘。第二电极层344可以被布置在第二半导体层336的上表面上的中心区域、边缘区域或者角区域处，但是第二电极层244的位置不限于此。
可以使用导电材料，例如，从In、Co、Si、Ge、Au、Pd、Pt、Ru、Re、Mg、Zn、Hf、Ta、Rh、Ir、W、Ti、Ag、Cr、Mo、Nb、Al、Ni、Cu以及Wti中选择的一个或者其合金以单层或者多层结构形成第二电极层344。
第二电极层344可以形成在透光电极层340的上表面上或者可以通过移除透光电极层344的一部分形成开口来形成第二电极层344，使得第二电极层344接触第二半导体层333，但是第二电极层344的形成不限于此。
光提取结构342形成在发光结构330的上表面上。
光提取结构342可以形成在第二半导体层333的上表面上或者形成在形成在透光结构330上的透光电极层340的上表面上，但是光提取结构342的形成不限于此。
光提取结构342可以形成在第二半导体层333或者透光电极层340的上表面上的一些区域或者所有区域上。通过对第二半导体层333或者透光电极层340的上表面的至少一个区域执行蚀刻工艺来形成光提取结构342。此蚀刻工艺包括湿和/或干法蚀刻工艺。通过蚀刻工艺，透光电极层340的上表面或者第二半导体层333的上表面具有形成具有0.1μm至3μm的高度的光提取结构342的粗糙。可以不规则地形成具有任意尺寸的粗糙，但是不限于此。粗糙意指不平坦的上表面并且包括纹理图案、凹凸图案以及不平坦图案中的至少一个。
粗糙的截面可以具有诸如柱体、多棱柱、圆锥、棱锥、圆形截锥以及棱锥的截头锥体的各种形状，并且优选地具有圆锥或者棱锥的形状。
通过光电化学(PEC)方法可以形成光提取结构342，但是光提取结构342的形成不限于此。当光提取结构342形成在透光电极层340或者第二半导体层333的上表面上时，防止通过有源层332产生的光被重新吸收到有源层332或者由于通过第二半导体层333或者透光电极层340的上表面的光的全反射的光的散射，从而有助于提高发光器件300的光提取效率。
钝化层(未示出)可以形成在发光结构330的侧表面和上表面上。钝化层(未示出)由绝缘材料制成。
图13A至图13C是根据另一实施例的发光器件封装的透视图和截面图。
参考图13A至图13C，根据本实施例的发光器件封装500包括：主体510，该主体510被设置有腔体520；第一和第二引线框架540和550，该第一和第二引线框架540和550被安装在主体510上；发光器件530，该发光器件530电连接到第一和第二引线框架540和550；以及密封剂(未示出)，该密封剂填充腔体520以覆盖发光器件530。
主体510可以由诸如聚邻苯二甲酰胺(PPA)的树脂材料、硅(Si)、铝(Al)、氮化铝(AlN)、诸如光敏玻璃(PSG)的液晶聚合物、聚酰胺9T(PA9T)、间规聚笨乙烯(SPS)、金属、蓝宝石(Al2O3)、氧化铍(BeO)以及印刷电路板(PCB)中的至少一个制成。此外，可以通过注入成型或者蚀刻形成主体510，但是主体510的形成不限于此。
主体510的内表面可以倾斜。从发光器件530发射的光的反射角可以根据主体510的倾斜内表面的角度而变化，从而能够调节发射到外部的光的取向角。
随着光的取向角减少，发射到外部的光的会聚性增加，并且随着光的取向角增加，发射到外部的光的会聚性减少。
从顶部看时，主体510的腔体520可以具有包括圆形、矩形、多边形、椭圆形以及具有弯曲角的形状的各种形状，但是不限于此。
发光器件530被安装在第一引线框架540上。发光器件530可以是发射红、绿、蓝或者白光的发光器件或者发射紫外线的UV发光器件，但是不限于此。此外，可以安装至少一个发光器件530。
作为发光器件530，可以采用其中电气端子形成在发光器件的上表面上的水平发光器件、其中电气端子形成在发光器件的上和下表面上的垂直发光器件、或者倒装芯片发光器件。
根据本实施例的发光器件530包括形成在有源层(未示出)中的势垒层(未示出)、未掺杂的阻挡层(未示出)和/或电势补偿层(未示出)，并且因此可以提高发光器件530和发光器件封装500的发光效率。
此外，发光器件530可以具有针对ESD的容忍度，并且因此齐纳二极管(未示出)可以不安装在发光器件封装500上。因此，可以防止由于齐纳二极管(未示出)导致的亮度的减少，并且因此可以提高发光器件封装500的发光效率。此外，可以减少发光器件封装500的制造成本。
密封剂(未示出)填充腔体520以覆盖发光器件530。
由硅、环氧或者其它树脂材料制成的密封剂(未示出)填充腔体520，随后使用UV或者热进行固化。
另外，密封剂(未示出)可以包括荧光体，并且根据从发光器件530发射的光的波长来选择荧光体的种类以允许发光器件封装500发射白光。
根据从发光器件530发射的光的波长可以选择蓝色发光荧光体、蓝绿色发光荧光体、绿色发光荧光体、黄绿色发光荧光体、黄色发光荧光体、黄红色发光荧光体、橙色发光荧光体、以及红色发光荧光体中的一个作为荧光体。
即，通过从发光器件530发射的第一光激励荧光体并且从而产生不同波长的第二光。例如，如果发光器件530是蓝色发光二极管，并且荧光体是黄色发光荧光体，则通过蓝光激励黄色发光荧光体并且因此产生黄光，并且发光器件封装500通过混合蓝色发光二极管发射的蓝光与黄色发光荧光体产生的黄光来提供白光。
类似地，如果发光器件530是绿色发光二极管，则使用洋红色发光荧光体或者使用蓝色和红色发光荧光体，并且如果发光器件530是红色发光二极管，那么使用青色发光荧光体或者蓝色和绿色发光荧光体。
这些荧光体可以是已知的YAG基荧光体、TAG基荧光体、硫化物基荧光体、硅酸盐基荧光体、铝酸盐基荧光体、氮化物基荧光体、碳化物基荧光体、氮化硅酸盐基荧光体、硼酸盐基荧光体、氟化物基荧光体以及磷酸盐基荧光体。
第一和第二引线框架540和550可以由金属制成，例如由从钛(Ti)、铜(Cu)、镍(Ni)、金(Au)、铬(Cr)、钽(Ta)、铂(Pt)、锡(Sn)、银(Ag)、磷(P)、铝(Al)、铟(In)、钯(Pd)、钴(Co)、硅(Si)、锗(Ge)、铪(Hf)、钌(Ru)以及铁(Fe)中选择的至少一个或者其合金制成。此外，第一和第二引线框架540和550可以形成为单层或者多层结构，但是不限于此。
第一和第二引线框架540和550相互分离，并且因此被电气地隔离。发光器件530被安装在第一和第二引线框架540和550上，并且通过直接接触或者使用诸如焊料构件(未示出)的具有导电性的材料电连接到第一和第二引线框架540和550。此外，发光器件530可以通过引线键合电连接到第一和第二引线框架540和550，但是不限于此。因此，当电源被连接到第一和第二引线框架540和550时，电力被施加到发光器件530。另一方面，多个引线框架(未示出)可以被安装在主体510内，并且电连接到发光器件530，但是发光器件封装500的结构不限于此。
参考图13C，根据本实施例的发光器件封装500包括光学片580，并且光学片580包括基底部分582和棱镜图案584。
基底部分582是在其上形成棱镜图案584的支撑构件。基底部分582可以由具有优异的热稳定性的透明材料制成，例如，由从由聚对苯二甲酸乙二醇酯、聚碳酸酯、聚丙烯、聚乙烯、聚苯乙烯以及环氧丙浣组成的组中选择的一个制成，但是不限于此。
此外，基底部分582可以包括荧光体(未示出)。例如，通过在形成基底部分582的材料中均匀地分散荧光体(未示出)的条件下硬化材料可以形成基底部分582。在这样的情况下，荧光体(未示出)可以均匀地分布在基底部分582中。
具有三维形状以折射并且集中光的棱镜图案584形成在基底部分582上。棱镜图案584可以由丙烯酸树脂制成，但是不限于此。
棱镜图案584包括在基底部分582的一个表面上在一个方向上平行地布置的多个线性棱镜，并且沿着垂直于线性棱镜的轴向方向的线截取的线性棱镜的截面可以具有矩形。
因为棱镜图案584具有集中光的效果，因此如果棱镜片580附着到图6C的发光器件封装500，则棱镜片580提高光的直线性并且因此提高从发光器件封装500发射的光的亮度。
此外，棱镜图案584可以包括荧光体(未示出)。
例如，通过将荧光体与丙烯酸树脂混合成糊或者浆状态并且然后硬化混合物，获得其中均匀地分散荧光体(未示出)的棱镜图案584。
如果棱镜图案584包括荧光体(未示出)，则提高了从发光器件封装500发射的光的均匀性和分布，并且获得通过荧光体(未示出)的光分散效果以及通过棱镜图案584的光的集中效果，从而能够改进发光器件封装500的取向角。
多个根据本实施例的发光器件封装500的阵列可以被布置在基板上，并且诸如导光板、棱镜片以及扩散片的光学构件可以被布置在发光器件封装500的光学路径上。发光器件封装、基板以及光学构件可以形成发光单元。另一实施例实现包括根据前述实施例的发光器件或者发光器件封装的显示装置、指示装置以及发光设备。例如，发光设备可以包括灯或者街灯。
图14A是具有根据另一实施例的发光器件封装的发光设备的透视图，并且图14B是示出沿着图14A的发光设备的线C-C’截取的发光设备的截面图。
参考图14A和图14B，根据本实施例的发光设备600包括主体610、连接到主体610的盖630以及位于主体610的两端处的端帽650。
发光器件模块640连接到主体610的下表面，并且主体610由具有优异的导电性和散热特性的金属材料制成，以将通过发光器件封装644产生的热通过主体610的上表面放出到外部。
发射多种颜色的光的发光器件封装644以多行安装在印刷电路板(PCB)642上。根据需要以相同的分隔距离或者以相互不同的各种分隔距离安装发光器件封装644，从而能够调节发光设备600的亮度。金属芯PCB(MCPCB)或者由FR4制成的PCB可以被用作PCB 642。
特别地，发光器件封装644包括发光器件(未示出)，并且根据本实施例的发光器件(未示出)包括形成在有源层(未示出)中的势垒层(未示出)、未掺杂的阻挡层(未示出)和/或电势补偿层(未示出)，从而提高发光器件封装644和发光设备600的发光效率。
此外，发光器件(未示出)具有对于ESD的容忍度，并且因此齐纳二极管(未示出)可以不安装在发光器件封装644上。因此，可以防止由于齐纳二极管(未示出)导致的亮度的减少，并且因此可以提高发光设备600和发光器件封装644的发光效率。此外，可以减少发光器件封装644和发光设备600的制造成本。
盖630可以形成为圆形以围绕主体610的下表面，但是盖630的形状不限于此。
盖630针对外部的异物保护被设置在其中的发光器件模块640。此外，盖630可以包括扩散颗粒以防止由于通过发光器件封装644产生的光导致的眩光并且将热均匀地散发到外部，并且棱镜图案可以形成在盖630的内表面和外表面中的至少一个上。此外，荧光体可以被施加到盖630的内表面和外表面中的至少一个。
由于通过发光器件封装644产生的热通过盖630发散到外部，所以盖630需要具有优异的光透射率，并且具有充分的耐热性以耐受通过发光器件封装644产生的热。因此，盖630优选地由包括聚对苯二甲酸乙二(PET)、聚碳酸酯(PC)或者聚甲基丙烯酸甲酯(PMMA)的材料制成。
端帽650位于在主体610的两端并且可以用于密封电源装置(未示出)。此外，电源引脚652形成在端帽650上，并且因此根据本实施例的发光设备600可以直接地插入到从其移除了传统的荧光灯的端子中，而不需要任何单独的装置。
图15是包括根据另一实施例的发光器件封装的液晶显示设备的分解透视图。
图15示出边缘型液晶显示设备700，并且该液晶显示设备700包括液晶显示面板710和背光单元770以将光提供到液晶显示面板710。
液晶显示面板710使用从背光单元770提供的光来显示图像。液晶显示面板710包括滤色基板712和薄膜晶体管基板714，所述滤色基板712和薄膜晶体管基板714彼此面对从而在其间插入液晶层。
滤色基板712实现通过液晶显示面板710显示的图像的颜色。
薄膜晶体管基板714通过驱动膜717电连接到其上安装多个电路部件的PCB 718。薄膜晶体管基板714响应于从PCB 718提供的驱动信号将从PCB 718提供的驱动电压施加给液晶层。
薄膜晶体管基板714包括在由诸如玻璃或者塑料的透明材料制成的基底基板上的像素电极和薄膜晶体管。
背光单元770包括：发光器件模块720，该发光器件模块720输出光；导光板730，该导光板730将从发光器件模块720发射的光转换为表面光并且将表面光提供到液晶显示面板710；多个膜752、766以及764，其使从导光板730提供的光的亮度分布均匀化并且改进光的垂直入射性质；以及反射片740，该反射片740将从导光板730的后部发射的光反射回导光板730。
发光器件模块720包括多个发光器件封装724和其上安装多个发光器件封装724的阵列的PCB 722。
特别地，发光器件封装724包括发光器件(未示出)，并且根据本实施例的发光器件(未示出)包括形成在有源层(未示出)中的势垒层(未示出)、未掺杂的阻挡层(未示出)和/或电势补偿层(未示出)，从而提高发光器件封装724和背光单元770的发光效率。
此外，发光器件(未示出)具有对于ESD的容忍度，并且因此齐纳二极管(未示出)可以不安装在发光器件封装724上。因此，可以防止由于齐纳二极管(未示出)导致的亮度的减少，并且因此可以提高发光器件封装724和背光单元770的发光效率。此外，可以减少发光器件封装724和背光单元770的制造成本。
背光单元770的多个膜752、766以及764包括扩散膜766，该扩散膜766朝着液晶显示面板710扩散从导光板730入射的光；棱镜膜752，该棱镜膜752集中扩散的光以提高光的垂直入射性质；以及保护膜764，该保护膜764保护棱镜膜752。
图16是根据另一实施例的包括发光器件封装的液晶显示设备的分解透视图。本实施的液晶显示设备的一些部分与图15中所示的前述实施例的基本上相同，并且因此将会省略其详细描述。
图16示出直接型液晶显示装置800，该直接型液晶显示装置800包括液晶显示面板810和将光提供到液晶显示面板810的背光单元870。
液晶显示面板810与图15中所示的液晶显示面板710相同，并且因此将会省略其详细描述。
背光单元870包括多个发光器件模块823；反射片824；下底座830，该下底座830容纳发光器件模块823和反射片824；以及被布置在发光器件模块823上的多个光学膜860和扩散板840。
发光器件模块823中的每一个包括多个发光器件封装822和其上安装多个发光器件封装822的阵列的PCB 821。
特别地，发光器件封装822包括发光器件(未示出)，并且根据本实施例的发光器件(未示出)包括位于有源层(未示出)上和/或下面的中间层(未示出)，从而提高发光器件(未示出)、发光器件封装822以及液晶显示设备800的发光效率。
此外，发光器件(未示出)具有对于ESD的容忍度，并且因此齐纳二极管(未示出)可以不安装在发光器件封装822上。因此，可以防止由于齐纳二极管(未示出)导致的亮度的减少，并且因此可以提高发光器件封装822和背光单元870的发光效率。此外，可以减少发光器件封装822和背光单元870的制造成本。
反射片824朝着液晶显示面板822反射通过发光器件封装822产生的光，从而提高光的利用效率。
通过发光器件模块823产生的光入射到扩散板840，并且多个光学膜860被布置在扩散板840上。多个光学膜860包括扩散膜866、棱镜膜850以及保护膜864。
在上述实施例中示出的特征、结构以及效果可以被包括在本发明的至少一个实施例中但是其不限于一个实施例。此外，本领域的技术人员将会理解的是，在各实施例中示出的特征、结构以及效果的各种组合和修改都是可能的。因此，将会理解的是，本发明的范围覆盖这些组合和修改。
尽管为示例性目的已经公开本发明的实施例，但是本领域的技术人员将会理解的是，在不脱离如随附的权利要求中公开的本发明的范围和精神的情况下，各种修改、添加以及替代是可能的。例如，可以修改在实施例中详细地描述的各要素。此外，将会理解的是，在随附的权利要求中定义的本发明的范围覆盖与这些修改、添加和替代有关的不同之处。

Claims (10)

1.一种发光器件，包括：
支撑构件；和
发光结构，所述发光结构在所述支撑构件上并且包括第一导电半导体层、第二导电半导体层以及插入在所述第一导电半导体层和所述第二导电半导体层之间的有源层，
其中所述有源层包括：
至少一个量子阱层和至少一个阻挡层；
至少一个势垒层，所述至少一个势垒层位于所述第一导电半导体层和所述至少一个量子阱层中离所述第一导电半导体层最近的第一量子阱层之间；
第一未掺杂的阻挡层，所述第一未掺杂的阻挡层设置在离所述第一导电半导体层最近的第一量子阱层和所述势垒层之间以相互隔离所述势垒层和所述量子阱层；
电势补偿层，所述电势补偿层设置在位于所述第二导电半导体层和所述至少一个量子阱层中离所述第二导电半导体层最近的第二量子阱层之间以补偿由于所述势垒层导致的正向压降；以及
第二未掺杂的阻挡层，所述第二未掺杂的阻挡层设置在所述电势补偿层和离所述第二导电半导体层最近的第二量子阱层之间以相互隔离所述电势补偿层和所述量子阱层。
2.根据权利要求1所述的发光器件，其中所述势垒层延迟静电放电（ESD）从所述第一导电半导体层前进到发光层期间的时间。
3.根据权利要求1所述的发光器件，其中所述电势补偿层的厚度大于所述至少一个势垒层的厚度并且小于所述第一未掺杂的阻挡层的厚度。
4.根据权利要求3所述的发光器件，其中所述第一未掺杂的阻挡层具有所述至少一个阻挡层的厚度的1.5至7.5倍的厚度。
5.根据权利要求4所述的发光器件，其中所述第一未掺杂的阻挡层具有所述至少一个势垒层的厚度的7.5至100倍的厚度。
6.根据权利要求1所述的发光器件，其中所述至少一个势垒层包括InN。
7.根据权利要求1所述的发光器件，其中所述电势补偿层包括C、Si、Ge以及Sn中的至少一个。
8.根据权利要求1所述的发光器件，其中所述电势补偿层具有的厚度。
9.根据权利要求1所述的发光器件，其中所述至少一个势垒层具有的厚度。
10.根据权利要求6所述的发光器件，其中InN的浓度是80%至100%。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2400569B1 (en) * 2010-06-28 2018-10-24 LG Innotek Co., Ltd. Light-emitting diode package
KR101262725B1 (ko) * 2011-08-08 2013-05-09 일진엘이디(주) 누설전류 차단 효과가 우수한 질화물 반도체 발광소자 및 그 제조 방법
CN102427080B (zh) * 2011-11-18 2015-07-29 贵州大学 一种多量子阱tft-led阵列显示基板及其制造方法
JP5633056B2 (ja) 2011-12-28 2014-12-03 豊田合成株式会社 半導体発光素子、発光装置
JP5888133B2 (ja) 2012-06-08 2016-03-16 豊田合成株式会社 半導体発光素子、発光装置
KR20140046148A (ko) * 2012-10-10 2014-04-18 엘지이노텍 주식회사 발광소자 패키지
US10256368B2 (en) * 2012-12-18 2019-04-09 Sk Siltron Co., Ltd. Semiconductor substrate for controlling a strain
FR3001335A1 (fr) 2013-01-22 2014-07-25 Commissariat Energie Atomique Structure semiconductrice et procede de fabrication d'une structure semiconductrice
JP6237553B2 (ja) 2014-09-24 2017-11-29 豊田合成株式会社 半導体装置およびその製造方法
KR102469704B1 (ko) * 2020-04-23 2022-11-22 주식회사 썬다이오드코리아 경사진 측면을 가지는 마이크로 디스플레이의 화소

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2755902Y (zh) * 2004-06-14 2006-02-01 北京交通大学 多层有机薄膜电致发光器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0772249B1 (en) * 1995-11-06 2006-05-03 Nichia Corporation Nitride semiconductor device
US6586762B2 (en) * 2000-07-07 2003-07-01 Nichia Corporation Nitride semiconductor device with improved lifetime and high output power
JP3864735B2 (ja) * 2000-12-28 2007-01-10 ソニー株式会社 半導体発光素子およびその製造方法
US6906352B2 (en) * 2001-01-16 2005-06-14 Cree, Inc. Group III nitride LED with undoped cladding layer and multiple quantum well
US6958497B2 (en) * 2001-05-30 2005-10-25 Cree, Inc. Group III nitride based light emitting diode structures with a quantum well and superlattice, group III nitride based quantum well structures and group III nitride based superlattice structures
US6799967B2 (en) * 2001-07-10 2004-10-05 Cao Group, Inc. Light for use in activating light-activated materials, the light having a plurality of light emitting single chip arrays
JP3863177B2 (ja) 2004-04-16 2006-12-27 ナイトライド・セミコンダクター株式会社 窒化ガリウム系発光装置
WO2006022498A1 (en) * 2004-08-26 2006-03-02 Lg Innotek Co., Ltd Nitride semicondctor light emitting device and fabrication method thereof
KR100611491B1 (ko) * 2004-08-26 2006-08-10 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100670531B1 (ko) * 2004-08-26 2007-01-16 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
CN100511737C (zh) * 2004-09-28 2009-07-08 住友化学株式会社 Ⅲ-ⅴ族化合物半导体及其制备方法
JP4835010B2 (ja) * 2005-03-17 2011-12-14 パナソニック株式会社 窒化ガリウム系化合物半導体発光ダイオードおよび照明装置
KR100638818B1 (ko) * 2005-05-19 2006-10-27 삼성전기주식회사 질화물 반도체 발광소자
JP4872450B2 (ja) * 2006-05-12 2012-02-08 日立電線株式会社 窒化物半導体発光素子
KR100753518B1 (ko) * 2006-05-23 2007-08-31 엘지전자 주식회사 질화물계 발광 소자
JP2009152552A (ja) * 2007-12-18 2009-07-09 Seoul Opto Devices Co Ltd 多重量子井戸構造の活性領域を有する発光ダイオード
TWI345320B (en) * 2007-12-20 2011-07-11 Univ Nat Central Method of growing nitride semiconductor material
US7791101B2 (en) * 2008-03-28 2010-09-07 Cree, Inc. Indium gallium nitride-based ohmic contact layers for gallium nitride-based devices
JP4572963B2 (ja) * 2008-07-09 2010-11-04 住友電気工業株式会社 Ｉｉｉ族窒化物系半導体発光素子、及びエピタキシャルウエハ
US8575592B2 (en) * 2010-02-03 2013-11-05 Cree, Inc. Group III nitride based light emitting diode structures with multiple quantum well structures having varying well thicknesses

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2755902Y (zh) * 2004-06-14 2006-02-01 北京交通大学 多层有机薄膜电致发光器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2009-152552A 2009.07.09

Also Published As

Publication number Publication date
JP2011223002A (ja) 2011-11-04
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EP2375458A2 (en) 2011-10-12
JP5230772B2 (ja) 2013-07-10
KR101754900B1 (ko) 2017-07-06
KR20110113477A (ko) 2011-10-17
TWI459591B (zh) 2014-11-01
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TW201212282A (en) 2012-03-16
US8405102B2 (en) 2013-03-26
US20110248238A1 (en) 2011-10-13

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