KR101754900B1 - 발광 소자 - Google Patents

Abstract

본 실시예에 따른 발광 소자는 발광 소자 자체가 ESD 내성을 갖도록 형성되며, ESD 내성을 가지면서도 발광 소자의 광도를 유지하고, ESD 내성을 위한 도핑 공정에 의해 발광 소자의 순 방향 전압이 증가하지 않도록 한다.

Description

발광 소자{Light Emitting Device}

본 발명은 발광 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 ESD 에 대한 저항성을 향상시키면서 광도 저하를 방지하고, 순 방향 전압 강하를 최소화하는 발광 소자에 관한 것이다.

Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. 질화물 발광 소자는 n형 GaN 반도체층과 p형 GaN 반도체층 사이에 위치하는 활성층의 에너지 밴드갭을 이용하여 빛을 생성한다. 현재, 녹색, 적색, 및 청색의 파장의 질화물 발광 소자가 구현되고 있으며, 적당한 형광체를 선택하여 백색광을 구현하고 있다.

발광 소자는 종래의 모바일 장치에서 점차 TV, MNT용 BLU(Back Light Unit), 및 일반 조명장치에 적용되는 추세에 있다. 발광 소자를 TV, MNT, 일반 조명장치 등에 적용하기 위해서는 일정 수준 이상의 ESD(Electrostatic Discharge) 내성이 요구되며, 통상, -2KV 수준의 ESD 내성이 요구된다.

ESD(Electrostatic Discharge)는 통상 전자 장치가 충전된 물체에 접촉할 때 발생하는 수천 볼트, 또는 그 이상의 정전기 방전이며 발광 소자는 물론, 발광 소자에 전원을 제공하는 전원장치, 및 기타 다양한 전자장치에 손상을 가할 수 있다.

통상, 질화물 계열의 발광 소자 자체는 -2KV 수준의 ESD 내성을 가지지 않는다. 따라서, 발광 소자를 백라이트와 같은 장치에 적용할 경우, 발광 소자의 패키지(pakage) 일 측에 제너 다이오드를 추가하고, 제너 다이오드를 이용하여 발광 소자가 ESD에 내성을 가지도록 한다.

그러나, 패키지에 제너 다이오드를 추가하여 질화물 발광 소자가 ESD에 대한 내성을 가지도록 할 때, 제너 다이오드는 패키지 내에서 발광 소자와 이웃하게 되므로 발광 소자의 광도에 영향을 끼치게 되며, 표면이 검은색으로 형성될 경우, 흑체(black body)로서 작용하여 발광 소자에서 방출되는 빛의 일부를 흡수하여 발광 소자의 광도를 감소시킨다. 이에 더하여 제너 다이오드가 패키지에 수납됨으로써 전체 패키지의 제조 단가를 증가시키는 측면도 간과할 수 없다.

실시예는 패키지에 별도의 ESD 소자를 내장하지 않고도 ESD에 대한 내성을 가지도록 하며, ESD 방지에 따른 순 방향 전압 강소를 방지하는 발광 소자를 제공한다.

실시예는 ESD에 대한 내성을 향상시키면서도, 광도저하를 최소화하는 발광 소자를 제공한다.

실시예에 따른 발광 소자는, 기판, 상기 기판상에 형성되는 제1도전성 반도체층과 제2도전성 반도체층, 및 상기 제1도전성 반도체층과 상기 제2도전성 반도체층 사이에 형성되는 활성층을 포함하고, 상기 활성층은, 하나 이상의 양자우물층과 장벽층, 상기 하나 이상의 양자우물층 중 상기 제1도전성 반도체층에 가장 인접하는 제1양자우물층과 상기 제1도전성 반도체층 사이에 위치하는 전위 장벽층, 및 상기 전위 장벽층과 상기 제1양자우물층 사이에 형성되며, 상기 하나 이상의 장벽층들과 상이한 두께의 언 도프드 배리어층을 포함한다.

실시예에 따른 발광 소자는, 기판상에 형성되는 제1도전성 반도체층과 제2도전성 반도체층, 및 상기 제1도전성 반도체층과 상기 제2도전성 반도체층 사이에 형성되는 활성층을 포함하며, 상기 활성층은, 복수의 양자우물층과 장벽층이 교대로 배열되는 발광층, 상기 발광층과 상기 제1도전성 반도체층 사이에 마련되며, 상기 제1도전성 반도체층에서 상기 발광층으로 향하는 ESD(ElectroStatic Discharge)의 통전 시간을 지연시키는 전위 장벽층, 및 상기 발광층과 상기 전위 장벽층 사이에 마련되어 상기 전위 장벽층과 상기 발광층을 격리하는 언 도프드 배리어층을 포함한다.

여기서, 상기 전위 장벽층은 ESD 충격이 활성층으로 향할 때, ESD에 대해 전위 장벽으로 기능하여 ESD가 활성층을 통전하는 시간을 최대한 지연하며, InN으로 형성될 수 있다.

여기서, 상기 하나 이상의 양자우물층 중 상기 제2도전성 반도체층에 가장 인접하는 제2양자우물층과 상기 제2도전성 반도체층 사이에는 상기 전위 장벽층에 의한 순 방향 전압 강하를 보상하기 위한 전위 보상층이 형성될 수 있다.

상기 전위 보상층은, 실리콘(Si)과 같은 4족 원소가 도핑되어 형성되며, 상기 전위 장벽층에 의한 순 방향 전압 강하를 보상할 수 있다.

실시예는 발광 소자의 ESD 내성을 향상시키면서 발광 소자의 순 방향 전압을 감소시키지 않는다.

실시예는 발광 소자에 대한 ESD 충격 방지를 위해 외부 ESD 소자의 장착을 요구하지 않는다.

도 1은 제1실시예에 따른 발광 소자의 단면을 개략적으로 도시한다.
도 2는 도 1의 활성층에 대한 상세 단면도를 도시한다.
도 3은 ESD의 이동 루트를 설명하기 위한 참조도면을 도시한다.
도 4와 도 5는 활성층에 대한 제1실시예와 제2실시예에 의해 ESD가 분산되는 방법을 설명하기 위한 참조도면을 도시한다.
도 6은 전위 장벽층에 의해 캐리어가 확산되는 방법을 개념적으로 도시한다.
도 7은 활성층의 전위 장벽을 설명하기 위한 개념도를 도시한다.
도 8은 본 실시예에 따른 발광 소자가 ESD에 저항하는 방법에 대한 참조도면을 도시한다.
도 9는 ESD와 발광 소자의 수율 관계를 설명하기 위한 참조도면을 도시한다.
도 10은 본 실시예에 따른 발광 소자가 백 라이트 유닛에 적용된 일 예에 따른 참조도면을 도시한다.
도 11은 실시예에 따른 발광 소자가 조명 장치에 적용되는 일 예에 대한 참조도면을 도시한다.

실시예에 대한 설명에서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴이나 타 구조물의 "위(on)"에, "아래(under)"에, 상측(upper)에, 또는 하측(lower)에 형성되는 것으로 기재되는 경우에 있어, "위(on)", "아래(under)", 상측(upper), 및 하측(lower)은 "직접(directly)" 또는 "다른 층, 또는 구조물을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다.

또한 각 층, 또는 구조물들간의 위치관계에 대한 설명은 본 명세서, 또는 본 명세서에 첨부되는 도면을 참조하도록 한다.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기와 면적은 실제크기나 면적을 전적으로 반영하는 것은 아니다.

이하, 첨부되는 도면을 참조하여 실시예에 따른 발광 소자에 대해 설명하도록 한다.

도 1은 제1실시예에 따른 발광 소자의 단면을 개략적으로 도시한다.

도 1을 참조하면, 발광 소자(100)는 기판(101), 버퍼층(102), 언도프드 GaN층(103), 퀄리티 컨트롤층(104), 패드(113)에서 공급되는 외부전원을 이용하여 캐리어를 제공하는 제1도전성 반도체층(105), 활성층(107), 버퍼층(108), 제2도전성 반도체층(109), 투광성 전극층(111) 및 패드(112, 113)를 포함한다.

기판(101)은 사파이어 기판(Al2O3), GaN, SiC, ZnO, Si, GaP 그리고 GaAs 등의 재질 중 어느 하나로 형성될 수 있다. 기판(101)은, 발광 소자를 제조 후, 플립칩 본딩 방식과 같은 공정에 의해 열 전도성이 우수한 실리콘 재질로 대체될 수 있다. 본 실시예에서는 사파이어 기판을 기준으로 설명하도록 한다. 여기서, 기판(101)의 굴절률은 광 추출 효율을 증가시키기 위해, 제1 도전성 반도체층(105)의 굴절률보다는 작은 것이 바람직하다.

기판(101) 위에는 버퍼층(102)이 저온 분위기에서 형성될 수 있으며, 버퍼

층(120)은 GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN 과 같은 재질들 중 하나로 형성될 수 있다.

버퍼층(102) 위에는 언도프드 GaN층(103)이 형성되고, 언도프드 GaN층(103) 위에는 제1도전성 반도체층(105)의 격자 부정합을 최소로 제어하기 위한 퀄리티 컨트롤층(104)이 형성될 수 있다.

언도프트 GaN층(103)은 제1 도전성 반도체층(105)의 결정성 향상을 위해 형성되는 층으로, n형 도펀트가 도핑되지 않아 제1 도전성 반도체층(105)에 비해 낮은 전기 전도성을 갖는 것을 제외하고는 제1 도전성 반도체층(105)과 동일할 수 있다.

퀄리티 컨트롤층(104)은 AlGaN, 또는 인듐(In)이 첨가된 AlGaN에 의해 형성될 수 있다. 퀄리티 컨트롤층(104) 위에는 활성층(107)에 캐리어를 공급하기 위한 제1도전성 반도체층(105)이 형성되며, 제1도전성 반도체층(105)은 외부 전원을 인가받는 패드(113)와 연결된다.

예컨대, 제1 도전성 반도체층(105)은 n형 반도체층을 포함할 수 있으며, n형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있고, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.

제1도전성 반도체층(105) 위에는 활성층(107), 및 버퍼층(108)이 순차로 형성된다.

활성층(107)은 발광 영역으로서, 질화인듐갈륨(InGaN)으로 된 발광체 물질을 첨가한 반도체 층이다. 활성층(107)의 성장을 위한 공정 조건은, 예컨대, 780℃의 성장 온도에서 질소를 캐리어(carrier) 가스로 사용하여 NH3, TMGa, 및 트리메틸인듐(TMIn)을 공급하여, InGaN로 이루어진 활성층(120)을 120Å 내지 1200Å의 두께로 성장시킬 수 있다. 이때, 활성층(107)은 InGaN의 각 원소성분의 몰 비율에 차이를 두어 성장시킨 적층 구성일 수 있다.

예컨대, 활성층(140)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자선(Quantum wire) 구조, 및 양자점(Quantum dot) 구조 중 하나로 형성될 수 있다. 다만, 본 실시예에서는 다중 양자 우물 구조를 기준으로 설명하도록 한다.

활성층(107)이 다중 양자우물 구조일 때, 제1도전성 반도체층(105)과 이웃하는 영역에 전위 장벽층(107a)이 형성될 수 있다. 전위 장벽층(107a)은 활성층(107)을 구성하는 복수의 장벽층보다 더 높은 전위 장벽을 가지며, 제1도전성 반도체층(105)에서 제공되는 캐리어(예컨대 전자)나, ESD에 대해 저항력을 가질 수 있다.

전위 장벽층(107a)은 제1도전성 반도체층(105)과 이웃하는 영역에 InN층을 형성한 것으로 활성층(107)의 내부, 또는 외부에 형성될 수 있다.

다른 한편으로, 전위 장벽층(107a)은 활성층(107)을 구성하는 복수의 양자우물층 중 제1도전성 반도체층(105)과 가장 인접하는 양자우물층이 배치되어야 할 위치에 형성될 수도 있다. 또는, 전위 장벽층(107a)은 제1도전성 반도체층(105)과 가장 인접하는 것과 두 번째로 인접하는 양자우물층의 위치에 형성될 수도 있다.

전위 장벽층(107a)은 제1도전성 반도체층(105)과 가장 인접한 활성층(107)의 일 영역에 형성되거나, 양자우물층에 할당되어야 할 영역 중 제1도전성 반도체층(105)과 가장 근접한 영역을 이용하여 형성될 수 있으나 이에 한정하지는 않는다.

전위 장벽층(107a)이 양자우물층이 형성되는 위치들 중 하나, 또는 둘 이상의 위치를 점유할 때, 활성층(107)은 빛을 생성하는 발광층과 비 발광층으로 구획될 수 있다. 도 1의 실시예에서 발광층은 전위 장벽층(107a)과 전위 보상층(107f) 사이의 영역이 해당될 수 있다.

또한, 전위 장벽층(107a)은 본 실시예에 따른 발광 소자가 사용되는 환경, 또는 장치에서 발생 가능한 ESD 수준, 또는 정전기 요구조건에 따라 둘, 또는 그 이상이 활성층(107)에 형성될 수도 있다.

전위 장벽층(107a)은 활성층(107) 내에서, 제1도전성 반도체층(105)에 근접하는 영역에 형성되거나, 또는 제1도전성 반도체층(105)과 이웃한 양자우물층을 대체하거나, 이웃하는 양자우물층에 추가 형성될 수 있다. 따라서, 전위 장벽층(107a)은 제1도전성 반도체층(105)가 가장 이웃한 양자우물층의 InN 함량을 늘려서 형성하거나, 양자우물층과는 별개의 InN층으로 형성될 수 있다.

전위 장벽층(107a)을 형성하는 In은 그 함량이 증가할수록 제1도전성 반도체층(105)에서 활성층(107)으로 향하는 캐리어 진행에 저항하는 경향이 있다. InN을 포함하는 전위 장벽층(107a)의 두께를 충분히 얇게 형성하면 캐리어는 전위 장벽층(107a)에 의해 적절히 확산되어, 활성층(107)에 고루 퍼지도록 할 수 있다. 예컨대, 전위 장벽층(107a)은 3.5Å ∼ 40Å의 두께로 형성될 수 있으며, 바람직하게는 10Å 정도의 두께로 형성될 수 있다. 이때, 전위 장벽층(107a)은 700℃ ∼ 800℃의 3.5Å/m ∼ 40Å/m의 속도로 형성되는 것이 바람직하다.

전위 장벽층(107a)이 캐리어 진행에 저항할 때, 제1도전성 반도체층(105)에서 활성층(107)으로 향하는 캐리어는 전위 장벽층(107a)에 의해 확산된다. 따라서, 전위 장벽층(107a)에서 활성층(107)의 양자우물층으로 향하는 캐리어가 양자우물층에 고루 공급되는 효과를 얻을 수 있으며, 이는 활성층(107)의 발광 효율을 증가시켜 본 실시예에 따른 발광 소자의 광도를 향상시킨다.

한편, 전위 장벽층(107a)은 패드(113)에서 제1도전성 반도체층(105)을 따라 유입되는 ESD(Electrostatic Discharge)를 지연, 및 분산시킨다. 전위 장벽층(107a)은 활성층(107)을 구성하는 양자우물층, 및 장벽층보다 더 높은 전위장벽을 형성하며, 높은 전위장벽을 이용하여 ESD의 통전 속도를 지연시켜 활성층(107)의 피해를 최소화할 수 있다.

ESD는 활성층(107)을 단시간에 단일 루트를 통해 통과할 때 그 파괴력이 극대화된다. ESD에 의한 활성층(107)의 손상을 최소화하기 위해서는 ESD가 활성층(107)을 통과하는 시간을 최대한 지연하고, 아울러 ESD가 활성층(107)으로 향하는 루트를 복수로 형성하는 것이 바람직하다. 따라서, 전위 장벽층(107a)은 양자우물층, 및 장벽층의 전위 장벽보다 더 높은 전위장벽을 형성할 필요가 있다. 이를 위해, 전위 장벽층(107a)은 InN에서 In의 함량비를 10% 이상으로 형성할 필요가 있고, 보다 바람직하게는 InN의 함량은 20% 이상, 또는 그 이상의 비율로 설정될 수 있다. 여기서, In의 함량비는 질량, 부피, 또는 몰 비율에 따른 함량비 중 하나일 수 있다.

전위 장벽층(107a)은 ESD가 인가될 때, ESD에 대해 저항체로 작용할 수 있다. ESD가 활성층(107)을 통과하고자할 때, ESD는 저항체로 작용하는 전위 장벽층(107a)에 의한 지연에 의해 단일 루트를 이용하여 통과하기 어렵다. 이때, ESD는 전위 장벽층(107a)에 단일 루트를 형성하지 못하고, 둘, 또는 그 이상의 개수로 나뉘어 분산된다. ESD가 단일 루트를 형성하지 못하고 복수의 루트를 형성하게 되면, ESD에 의한 활성층(107)의 손상은 감소한다.

한편, 전위 장벽층(107a)에 포함되는 InN(질화인듐)이 이웃하는 양자우물층에 침투하여 양자우물층의 전위레벨을 높이고 광도 저하를 유발하지 않도록 하기 위해, 전위 장벽층(107a)과 양자우물층 사이에는 언도프드 장벽층(107b)이 마련된다.

언도프드 장벽층(107b)은 P또는 N타입으로 도핑된 양자우물층이나 장벽층에 비해 전기적으로 더 높은 저항을 가지는 GaN으로 형성되며, 전위 장벽층(107a)과 양자우물층이 직접 접촉하지 않도록 한다. 언도프드 장벽층(107b)의 두께는 전위 장벽층(107a)에 비해 적어도 5배 이상, 바람직하게는 5배 ∼ 14배의 두께로 형성되어 전위 장벽층(107a)과 양자우물층이 충분히 격리될 수 있도록 형성됨이 바람직하다.

전위 장벽층(107a), 및 언도프드 장벽층(107b)은 패드(112, 113)을 통해 인가되는 구동전압에 대해 저항체로 작동할 수 있다. 전위 장벽층(107a), 및 언도프드 장벽층(107b)에 의한 순 방향 전압(Vf) 손실은 발광 소자의 전체 구동전압의 증가를 요구한다.

발광 소자의 구동전압을 상승시키지 않고도 ESD에 대해 충분히 내성을 가지면서 활성층(107)의 발광 효율을 증가시키기 위해, 본 실시예에서는 활성층(107) 내에 전위 보상층(107f)을 형성한다. 전위 보상층(107f)은, 활성층(107)을 구성하는 장벽층들 중 제2도전성 반도체층(109)과 가장 근접한 장벽층, 또는 차순위로 근접한 장벽층의 위치에 실리콘(Si)을 도핑하여 형성할 수 있다. 전위 보상층(107f)은 활성층을 구성하는 최종단의 배리어층들 중 하나에 C, Si Ge, 및 Sn 와 같은 4족 원소를 도핑함으로써 배리어층의 평탄성을 개선하고, 내부 전계를 낮춘다. 본 실시예에서는 4족 원소들 중 실리콘을 적용한 것을 중심으로 설명한다.

전위 보상층(107f)의 낮은 내부 전계는 전위 장벽층(107a), 및 언도프드 장벽층(107b)에 의한 순 방향 전압(Vf) 강하를 상쇄하여 전체적으로 본 실시예에 따른 발광 소자의 순 방향 전압(Vf)이 전위 장벽층(107a)과 언도프드 장벽층(107b)에 의해 증가하지 않도록 할 수 있다.

전위 보상층(107f)은 활성층에 마련되는 장벽층의 두께와 유사하거나, 또는 동일하게 형성되며, 언도프드 장벽층(107b)에 비해서는 얇게 형성된다. 바람직하게, 전위 보상층(107f)은 30Å ∼ 150Å의 두께로 형성되며, 언도프드 장벽층(107b)은 50Å ∼ 200Å, 전위 장벽층(107a)은 3.5Å ∼ 40Å의 두께로 형성될 수 있다.

활성층(107) 위에는 버퍼층(108)이 형성된다. 버퍼층(108)은 5Å 내지 40Å으로 형성되며, 버퍼층(108) 위에는 활성층(107)에 정공을 제공하기 위한 제2도전성 반도체층(109)이 형성될 수 있다. 제2도전성 반도체층(109)은 P형 GaN층으로 형성될 수 있으며, 외부에서 인가되는 전압에 의해 정공을 활성층(107)에 공급하여 활성층에서 정공과 전자가 결합하여 빛을 발생하도록 한다.

예컨대, 제2 도전성 반도체층(109)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.

그리고, 제2도전성 반도체층(109)과 전류를 인가받는 패드(112) 사이에는 활성층(107)에서 발생한 광을 외부로 발산토록 하는 투광성 전극층(ITO)(111)이 형성될 수 있다. 투광성 전극층(111)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 하나로 형성될 수 있으며, 제2도전성 반도체층(109)와 패드(112) 사이의 접촉 저항을 줄이고 전류를 스프레딩 시키는 역할을 할 수 있다.

또한, 투광성 전극층(111)은 활성층(107)에서 방출되는 빛이 외부로 용이하게 향할 수 있도록 투명, 또는 반투명 재질인 것이 바람직하며, 상부 영역에는 활성층(107)에서 생성된 빛이 외부로 잘 방출될 수 있도록 하는 광 추출구조가 형성될 수 있다. 광 추출구조는 투광성 전극층(111)의 상부 표면에 러프니스를 주거나, 프리즘 구조를 주어 활성층(107)에서 생성된 빛이 효율적으로 방출되도록 할 수 있다.

패드(112, 113)는 각각 제1도전성 반도체층(105)과 제2도전성 반도체층(109)에 캐리어를 제공하기 위해 마련되며, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.

도 2는 도 1의 활성층에 대한 상세 단면도를 도시한다.

도 2를 참조하면, 활성층(107)은 복수의 양자우물층(107c, 107e), 장벽층(107d), 전위 장벽층(107a), 언도프드 장벽층(107b), 및 전위 보상층(107f)을 구비한다.

도면에는 2개의 양자우물층(107c, 107e)이 도시되어 있으나, 양자우물층의 수는 셋, 넷, 또는 그 이상일 수 있다. 마찬가지로, 양자우물층(107c, 107e)과 교대로 형성되는 장벽층(107d) 또한 양자우물층의 개수에 따라 그 수가 결정될 수 있다.

제1도전성 반도체층(105)에서 활성층(107)으로 향하는 캐리어나 ESD를 분산시키기고 진행 속도를 감소시키기 위해서는 제2도전성 반도체층(109) 보다는 제1도전성 반도체층(105)에 가까이 형성되는 것이 바람직하다. 만일, 전위 장벽층(107a)이 활성층(107)에 하나 더 마련된다면, 참조부호 "107c"의 양자우물층의 위치에 전위 장벽층이 추가로 형성될 수도 있다.

언도프드 장벽층(107b)은 전위 장벽층(107a)과 양자우물층(107c, 107e)을 격리할 수 있다. 전위 장벽층(107a)에 포함되는 고 농도의 InN이 양자우물층(107c, 107e)에 침투할 경우, 양자우물층(107c, 107e)의 전위레벨이 장벽층(107d)의 전위레벨과 유사하게 되므로, 양자우물층(107c, 107e)에서 충분한 광량을 생성하지 못할 수 있다. 언도프드 장벽층(107b)은 전위 장벽층(107a)의 InN이 양자우물층(107c, 107e)으로 침투하지 못하도록 충분히 두껍게 형성되며, 50Å ∼ 250Å의 두께로 형성될 수 있다.

언도프드 장벽층(107b)은 활성층(107)을 구성하는 타 장벽층(예컨대 참조부호 107d)과 동일 재질로 형성되며, 다만, InN이 양자우물층(예컨대 참조부호 107c, 107e)에 침투하지 않도록 그 두께가 1.2배 내지 1.8로 더 두껍게 형성될 수 있다.

전위 보상층(107f)은 제2도전성 반도체층(109)과 이웃하는 영역에 형성되며, 실리콘(si)을 도핑하여 장벽층(107d)의 원자 레벨에서의 평탄도를 증가시키며, 장벽층(107d)에서 발생하는 저항을 낮추어 내부 전계를 저감할 수 있다. 전위 보상층(107f)은 활성층(107) 내부, 또는 활성층(107)과 제2도전성 반도체층(109) 사이에 별개로 형성될 수도 있으며, 언도프드 장벽층(107b)과 전위 장벽층(107a)에 의한 순 방향 전압(Vf)의 손실을 보상할 수 있다.

도 3은 ESD의 이동 루트를 설명하기 위한 참조도면을 도시한다.

도 3을 참조하면, ESD는 외부 전압을 인가받는 패드(113)를 통해 유입되어 패드(113)에서 제1도전성 반도체층(105)을 지나 활성층(107)로 향하는 경우가 많다.

ESD가 패드(113)를 통해 유입될 때, ESD가 활성층(107)의 일 영역을 통해 집중되면 활성층(107)의 손상이 커지며, 반대의 경우 활성층(107)의 손상이 작아진다. 제1도전성 반도체층(105)은 패드(113)를 통해 인가되는 구동 전원이 흐르는 통로이므로 ESD에 대한 저항성은 거의 없고, 활성층(107)을 구성하는 장벽층의 전위장벽은 ESD에 저항하기에는 미약하다. ESD가 발생하여 활성층으로 유입될 때, ESD를 저지하는데 가장 적합한 영역은 활성층(107)과 제1도전성 반도체층(105) 사이에 해당하나, 이 영역에 ESD 저항을 위한 별도의 층을 형성할 경우, 활성층(107)에 유입되는 캐리어 자체가 감소되어 활성층(107)의 광도가 저하될 우려가 있다.

따라서, 전위 장벽층(107a)은 얇게 형성되어야 하고, 최대한 양자우물층과 가까이 형성되어야 하며, 바람직하게는, 본 실시예에서 언급된 바와 같이, 활성층(107) 자체에 내장되는 형태로 구현될 수 있다.

도 4와 도 5는 활성층에 대한 제1실시예와 제2실시예에 의해 ESD가 분산되는 방법을 설명하기 위한 참조도면을 도시한다.

먼저, 도 4는 활성층(107) 내에 하나의 전위 장벽층(107a)이 형성되는 제1실시예에 의해 ESD가 분산되는 과정을 설명하기 위한 참조도면을 나타낸다. 도 4를 참조하면, ESD가 제1도전성 반도체층(105)에서 활성층(107)으로 향할 때, 전위 장벽층(107a)은 ESD에 대해 저항하며, ESD의 통과 속도를 감소시켜 ESD의 통과 루트가 복수로 나뉘도록 유도할 수 있다.

도 4에서 ESD는 전위 장벽층(107a)에 의해 두 개의 루트(P1, P2)로 나뉘어 진행할 수 있다. 하나의 ESD 루트에 비해 둘로 나뉘어진 루트(P1, P2)는 활성층(107)에 진입할 때, 파괴력이 감소할 수 있다. 도면에는 ESD가 두 개의 루트(P1, P2)로 진행하는 것을 예시하고 있다. 그러나, 두 개의 루트(P1, P2)는 개념적으로 둘을 의미하는 것이지, 실제로 ESD가 단 두 개의 루트(P1, P2)로 진행하는 것은 아니다. ESD의 루트는 복수로 형성될 수 있다.

다음으로, 도 5는 활성층(107) 내에 두 개의 전위 장벽층(107a, 107a2)이 형성되는 제2실시예에 의해 ESD가 분산되는 과정을 설명하기 위한 참조도면을 도시한다.

도 5를 참조하면, ESD는 전위 장벽층(107a)에 의해 두 개의 루트(P3, P4)로 나뉘고, 두 번째 전위 장벽층(107a2)에 의해 재차 4개의 루트(P5, P6, P7, P8)로 분할될 수 있다.

ESD는 두 개의 전위 장벽층(107a, 107a2)에 의해 여러 개의 루트(P3 ∼ P8)로 나뉘게 되며, 각 루트를 통해 흐르는 ESD의 파괴력은 단일 루트를 통해 흐르는 ESD에 비해 현저히 약화된다. 여기서, 도 5는 두 개의 전위 장벽층(1067a, 107a2)을 도시하고 있으나, 전위 장벽층의 개수는 둘, 셋, 또는 그 이상의 개수로 구현될 수 있다. 그러나, ESD에 대한 루트를 확장하기 위해 전위 장벽층의 개수를 계속 늘릴 경우, 제1도전성 반도체층(105)에서 활성층(107) 내 양자우물층으로 향하는 캐리어의 이동에 제한이 가해지고, 활성층(107)에 포함되는 양자우물층을 대체하여야 하므로 광도가 저하될 수 있다. 활성층(107) 내의 양자우물층을 대체하여 형성되는 전위 장벽층(예컨대 107a, 107a2)의 개수는 본 실시예에 따른 발광 소자에 요구되는 광도, 및 ESD 내성 수준에 따라 결정되는 것이 바람직하다.

또한, 도 5에서는 두 개의 전위 장벽층(107a, 107a2)에 의해 4개의 루트(P5 ~ P8)가 전개되는 것을 예시하고 있으나, 이는 개념적으로 ESD의 패스 개수가 확장되어감을 의미하는 것이지, 단 4개의 루트(P5 ∼ P8)로 한정되는 것이 아님을 밝혀둔다. 즉, 도 5에 도시된 ESD의 루트(P5 ∼ P8)는 도 4에 도시된 ESD(P1 ∼ P2) 루트에 비해 더 많이 형성될 수 있음을 의미한다.

도 6은 전위 장벽층에 의해 캐리어가 확산되는 방법을 개념적으로 도시한다.

도 6을 참조하면, 전위 장벽층(107a)은 ESD, 또는 제1도전성 반도체층(105)을 통해 활성층(107)으로 향하는 캐리어(carrier)에 대해 전위장벽을 형성할 수 있다.

전위장벽은 캐리어(carrier)가 활성층(107)으로 직접 인가되지 않고 전위 장벽층(107a)에 의해 복수의 루트를 이동하도록 유도할 수 있다. 전위 장벽층(107a)은 캐리어(carrier)의 이동에 대해 시간 지연을 유발하고, 시간 지연은 캐리어가 다른 루트를 통해서도 골고루 퍼질 수 있도록 한다.

전위 장벽층(107a)에 의해 확산된 캐리어는 활성층(107)에 고루 퍼지게 되고, 활성층(107)을 구성하는 양자우물층에 고루 확산 됨으로써 활성층(107)의 발광 효율이 증가할 수 있다.

도 7은 활성층의 전위 장벽을 설명하기 위한 개념도를 도시한다.

도 7을 참조하면, 전위 장벽층(QB)의 전위 장벽은 Eb로 형성되며, 장벽층(B1 ~ B2)의 전위 장벽(Ec)에 비해 더 높게 설정될 수 있다. 예를 들어, 청색광을 발광하는 경우 양자 우물층(Q1, Q2, Q3)은 InGaN 으로 형성되고 장벽층(B1, B2)은 GaN으로 형성되어 장벽층의 밴드갭이 양자 우물층 보다 높게 형성될 수 있다. 장벽층의 밴드갭이 양자 우물층의 밴드갭보다 크도록 물질들이 선택될 수 있고 구체적인 조성물질은 목적하는 빛의 파장에 따라 달라질 수 있으며 이에 한정되지 않는다.

전위 장벽층(QB)은 장벽층(B1, B2)보다 높은 밴드갭을 갖는 물질, 예를 들어 InN과 같은 단일 물질로 형성될 수도 있다.

캐리어가 정공일 때, 캐리어는 Q3 방향에서 양자 우물층(Q1, Q2, Q3)을 향하므로 전위 장벽층(QB)은 캐리어(정공)에 대해서는 저항성을 거의 가지지 않는다. 전위 장벽층(QB)은 제1도전성 반도체층(105) 방향에 형성되므로 ESD에 대해서 저항성을 갖는다.

ESD는 전위 장벽층(QB)의 전위장벽에 의해 저지되어 전위 장벽층(QB)을 통과하는데 시간 지연이 발생한다. 이와 같은 시간 지연은 ESD가 활성층(107)으로 분산되어 진행하도록 함은 물론, ESD가 양자 우물층(Q1, Q2, Q3)으로 신속히 진입하지 못하도록 지연시켜, 양자 우물층(Q1, Q2, Q3)의 손실을 감소시키는 측면이 있다.

도 8은 본 실시예에 따른 발광 소자가 ESD에 저항하는 방법에 대한 참조도면을 도시한다.

도 8을 참조하면, 발광 소자(100)가 캐비티(203)가 형성되는 몸체의 제1전극(205)에 마운트되고, 제2전극(204)과는 와이어 본딩되는 수직형 타입을 도시한다. 도 8에서는 수직형 타입의 발광 소자(100)를 예시하고 있으나, 본 실시예에 따른 발광 소자(100)는 수평형, 수직형, 및 플립 칩 방식 과 같은 다양한 타입에 따라 형성될 수 있음은 물론이다. 제1전극(205)에서 제2전극(204)을 향하는 ESD가 발광 소자(100)로 향할 때, 발광 소자(100)는 활성층(107)의 상측과 하측 종단, 즉 활성층(107)의 하단에 위치하는 전위 장벽층(107a)에 의해 ESD를 지연하고, ESD 지연에 의해 ESD의 진행 루트를 복수로 분산함으로써 활성층(107)의 손실을 최소화하고 있다.

전자와 정공의 재결합 확률을 높이기 위해 전위 보상층(107f)에 도핑되는 4족 원소(C, Si Ge, 및 Sn 등)는 발광 소자에 구동 전압이 걸릴 때, 전위 보상층(107f)에서 발생되는 저항을 낮추고 있다. 그러나, 전위 보상층(107f)이 활성층(107)을 구성하는 타 장벽층에 비해 낮은 저항을 가진다고 하여, ESD가 방출되는데 장해가 되지는 않으므로 ESD를 복수의 루트로 나누어 통과시키는 특성은 유지하면서도 발광 소자(100)의 순 방향 전압(Vf)을 낮출 수 있다.

제2전극(204)에는 통상 제너 다이오드(미도시)가 마운트되고, 제너 다이오드가 흑체로 기능하여 발광 소자(100)에서 방출되는 빛의 일부를 흡수함으로써 발광 소자(100)에서 방출되는 광도를 감소시키는 경향이 있다. 그러나, 본 실시예에서 보듯, 제2전극(204)에는 제너 다이오드와 같은 ESD 소자가 마운트되지 않으므로 발광 소자(100)에서 방출되는 빛은 캐비티(203)를 지나 외부로 모두 방사되며, 방사되는 빛은 캐비티(203)내에 충진되는 봉지재의 형광체에 여기되어 백색광을 형성할 수 있다. 만일, 발광 소자(100)가 청색 광을 방출하는 경우, 봉지재는 황색 형광체일 수 있고, 발광 소자(100)가 적색, 또는 녹색을 방출하는 경우, 봉지재에는 녹

색과 청색, 또는 적색과 청색에 반응하는 형광체가 포함될 수 있다. 이 외에 발광 소자(100)에서 방출되는 빛의 파장에 따라 봉지재에 포함되는 형광체는 다양한 것이 적용될 수 있으며 본 실시예에 한정되지 않는다.

도 9는 ESD와 발광 소자의 수율 관계를 설명하기 위한 참조도면을 도시한다.

도 9를 참조하면, 그래프의 가로축은 발광 소자로 가해지는 ESD의 전압값을 나타내고, 그래프의 세로축은 수율(Yield)을 나타낸다.

통상 동일한 라인에서 한 번에 생산된 발광 소자는 동일한 물적 특성을 갖는 것으로 간주된다. 이들 발광 소자들 중 일부에 대해 샘플링 테스트를 수행할 때(또는 전수 검사를 수행할 때), 각 발광 소자가 견디는 ESD 전압이 - 4560V이면 전체 발광 소자의 수율은 대략 80%에 이른다.

발광 소자가 ESD에 대해 견디는 전압이 낮을수록 전체적인 수율은 감소한다.

그래프에서 발광 소자가 - 3000V 정도의 ESD 내성을 가질 때, 수율은 60% 이하가 되는 것을 볼 수 있다.

본 실시예에 따른 발광 소자는 하나의 패키지에 하나, 둘, 셋, 또는 그 이상의 개수가 집적되어 광도를 향상시키거나, 색 재현성을 높이거나, 또는 단위 면적당 방출되는 광량을 증가시킬 수 있다. 또한, 본 실시예에 따른 발광 소자는 페놀, 에폭시, 폴리에스테르, 또는 메탈 재질의 기판에 어레이 배열되어 모니터, 텔레비전, 및 기타 다양한 디스플레이장치를 위한 백 라이트 유닛을 형성할 수 있다. 본 실시예에 따른 발광 소자가 백 라이트 유닛을 형성할 때, 백 라이트 유닛이 요구하는 ESD 조건을 충족 가능하며, 백 라이트 유닛을 더욱 작고, 고밀도로 만들 수 있다. 백 라이트 유닛에 대한 적용 예는 도 10을 참조하여 설명하도록 한다.

도 10은 본 실시예에 따른 발광 소자가 백 라이트 유닛에 적용된 일 예에 따른 참조도면을 도시한다.

도 10을 참조하면, 실시예에 따른 발광 소자(310a ∼ 310n)는 패키지 몸체(예컨대 참조부호 311)의 내측, 또는 외측에 별도의 ESD 소자를 실장하지 않아도 ESD에 대한 저항력을 가진다. 따라서, 패키지 몸체(311)의 크기는 ESD 소자를 실장하지 않는 만큼 작아지며, 기판(350)에 실장되는 각 발광 소자(310a ∼ 310n) 사이의 거리(h1, h2)가 통상의 발광 소자에 비해 증가할 수 있다. 실시예에 따른 발광 소자가 기판(350)에 실장될 때, 발광 소자(310a ∼ 310n)들 사이의 면적(S)도 증가하고, 증가한 면적만큼 발광 소자(310a ∼ 310n)방열 특성이 향상될 수 있으며, 기판(350)에 실장되는 발광 소자(310a ∼ 310n)의 개수를 증가시킬 수도 있다.

또한, 본 실시예에 따른 발광 소자는 조명 장치에 적용될 수 있다.

본 실시예에 따른 발광 소자가 조명 장치에 적용되는 일 예는 도 11을 참조하여 설명하도록 한다.

도 11을 참조하면, 조명장치(400)는 조명장치(400)는 등갓(402), 및 등갓(402)의 일 측면에 배열되는 발광 소자(401a ∼ 401n)로 구성되며, 각 발광 소자(401a ∼ 401n)에 전원을 공급하기 위한 전원장치, 또는 구동 드라이버가 더 포함될 수 있다. 본 실시예에 따른 발광 소자는 통상의 발광 소자에 비해 ESD 특성이 우수하므로, 등갓(402)에 배열된 상태에서 더 나은 내구성과 신뢰성을 얻을 수 있다.

한편, 도 11은 형광등 타입의 등갓을 예시하고 있다. 그러나, 본 실시예에 따른 발광 소자는 일반 장미전구 타입, FPL 타입, 형광등 타입, 할로겐 램프 타입, 메탈램프 타입, 및 기타 다양한 타입과 소켓 규격에 적용될 수 있음은 물론이며, 이에 한정하지 않는다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 권리의 범위에 포함되는 것으로 해석되어야 할 것이다.

51 : 제1전극 52 : 제2전극
53 : 발광 칩 54 : 매설 홈
55 : 제너 다이오드 56 : 캐비티
58 : 바닥면

Claims (17)

1. 기판;
   상기 기판 상에 형성되는 언도프드 GaN층;
   상기 언도프드 GaN층 상에 형성되는 퀄리티 컨트롤층;
   상기 기판상에 형성되는 제1도전성 반도체층과 제2도전성 반도체층;
   상기 제1도전성 반도체층과 상기 제2도전성 반도체층 사이에 배치되는 활성층; 및
   상기 기판과 언도프드 GaN층 사이에 형성되고, 상기 활성층과 상기 제2도전성 반도체층 사이에 형성되는 버퍼층;을 포함하고,
   상기 활성층은,
   하나 이상의 양자우물층과 장벽층;
   상기 하나 이상의 양자우물층 중 상기 제1도전성 반도체층에 가장 인접하는 제1양자우물층과 상기 제1도전성 반도체층 사이에 위치하거나, 상기 양자 우물층 또는 장벽층의 자리를 대체하여 형성되는 하나 이상의 전위 장벽층;
   상기 전위 장벽층과 상기 제1양자우물층 사이에 형성되어, 상기 하나 이상의 장벽층들과 상이한 두께를 가지며, 상기 전위 장벽층과 상기 제1양자우물층을 격리하는 언도프드 배리어층; 및
   상기 하나 이상의 양자우물층 중 상기 제2도전성 반도체층에 인접하는 제2양자우물층과 상기 제2도전성 반도체층 사이에 위치하며, 상기 전위 장벽층 보다 두껍고, 상기 언도프드 배리어층 보다는 얇은 전위 보상층;을 포함하는 발광 소자.
2. 삭제
3. 삭제
4. 제1항에 있어서,
   상기 전위 보상층은 상기 활성층에 포함되는 장벽층과 동일 두께인 발광 소자.
5. 제1항에 있어서,
   상기 언도프드 배리어층은, 상기 배리어층의 두께에 비해 1.2배 ∼ 1.8배의 두께를 가지는 발광 소자.
6. 제1항에 있어서,
   상기 언도프드 배리어층은,
   상기 전위 장벽층의 두께 대비 5배 ∼ 14배의 두께를 갖는 발광 소자.
7. 제1항에 있어서,
   상기 전위 장벽층은,
   InN을 포함하는 발광 소자.
8. 제1항에 있어서,
   상기 전위 보상층은
   C, Si, Ge, 및 Sn 중 적어도 하나를 포함하는 발광 소자.
9. 제1항에 있어서,
   상기 전위 보상층은,
   30Å ∼ 150Å의 두께를 갖는 발광 소자.
10. 제1항에 있어서,
    상기 전위 장벽층은,
    3.5Å ∼ 40Å의 두께를 갖는 발광 소자.
11. 삭제
12. 삭제
13. 삭제
14. 제1항에 있어서,
    상기 전위 장벽층은,
    상기 제1도전성 반도체층에서 상기 활성층으로 향하는 캐리어를 확산시키는 발광 소자.
15. 삭제
16. 제1항, 제4항 내지 제10항 및 제 14항 중 어느 한 항에 따른 발광 소자를 구비하는 백 라이트 유닛.
17. 제1항, 제4항 내지 제10항 및 제 14항 중 어느 한 항에 따른 발광 소자를 구비하는 조명장치.

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