CN102148997A - 高性能cabac编码器设计方法 - Google Patents
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Abstract
一种高性能CABAC编码器设计方法。由于CABAC的处理过程多为串行化，所以在高质量的视频应用环境中需要使用高性能处理器，由此带来高成本和高功耗。本发明将对CABAC的处理过程进行改进，提升CABAC的处理性能，满足高清数字电视的应用。本发明占用了10K的缓存，使用了1320个逻辑门。使用FPGA技术实现时，可以工作于163MHz，处理速度达到54Mbps，可用于高清数字电视应用。使用0.18μm TSMC时，可以工作于263MHz，达到87Mbps的处理速度，同时功耗仅为48mW，占用0.423mm2的片上面积。
Description
技术领域
本发明涉及视频熵编码领域，特别是一种高性能CABAC编码器设计方法。
背景技术
目前最新的国际视频压缩标准H.264提高编码效率的一个关键技术是使用熵编码。其中基于上下文的自适应二进制算术熵编码缩写为CABAC，该技术将片作为算术编码的生命周期，对一个片内可能出现的数据划分为399个上下文模型，每个模型均有自己的CtxIdx(上下文序号)，每个不同的字符依据对应的上下文模型，来索引自身的概率查找表。CABAC通常包括二进制化、上下文分配、概率预测和二进制算术编码等处理过程，而且数据处理多为串行化，计算开销大，实现并行化处理难度大。
发明内容
由于CABAC的处理过程多为串行化，所以在高级视频编码应用环境中需要使用高性能处理器，由此带来高成本和高功耗。本发明将对CABAC的算术编码和重整化处理等过程进行改进，提升CABAC的处理性能。
本发明的目的由以下部分组成实现的：
1.算术编码实现的描述。通过对H.264标准旁路编码过程的重组，上下文自适应和旁路编码模式可以使用统一的重整化与比特生成流程，从而使得对复用缓存的读取变得高效。对于旁路编码流程，将迭代次数限制为固定的1次，迭代完便进行之后的codILow(编码序列的标签，以下出现都使用符号codILow)更新操作，进入之后的重整化过程。
2.重整化实现的描述。本部分的电路包括分析器和重整化器。需要确定迭代次数和分析器的组合逻辑。迭代次数为codIRange(编码序列的间隔，以下出现都使用符号codIRange)的开头零个数。分析器根据如下规则设计：
A、分析区的移位比特和codILow最高比特(比特9)的解析是从左向右。
B、分析区的开头“1”是直接输出的，其他的“1”是需要根据本分析区随后出现的“0”或者下一个编码符号的分析区中的“0”和“1”的情况确定。
C、分析时忽略第一个出现的“0”。
D、当全部8个移位比特都为“1”时，复制codILow最高比特到分析器中；其他情况，codILow最高比特设置为“0”。
3.比特生成实现的描述。使用带指针寄存器的缓存处理重整化处理后的数据。并确定起止位置。
本发明占用了10K的缓存，使用了1320个逻辑门，最长路径占用3个时钟周期。使用FPGA技术实现时，可以工作于163MHz，处理速度达到54Mbps，可用于高清数字电视应用。使用0.18μm TSMC时，可以工作于263MHz，达到87Mbps的处理速度，同时功耗仅为48mW，占用0.423mm2的片上面积。
附图说明
下面结合附图做一些说明。
图1.系统整体概要框图。
图2.重整化流程框图。
图3.分析器规则说明样例图。
图4.系统结构图。
具体实施过程
对本高性能CABAC编码器设计方法，具体实施步骤描述如下：
1.完成算术编码部分的逻辑电路设计。
2.完成重整化部分的逻辑电路设计。
3.完成比特生成部分的逻辑电路设计。
4.完成系统的组合和外围电路的搭建。
Claims (4)
1.一种高性能CABAC编码器设计方法，其特征在于，包括如下步骤：
1)完成算术编码实现部分的设计。
2)完成重整化实现部分的设计。
3)完成比特生成实现部分的设计。
2.如权利要求1所述的高性能CABAC编码器设计方法，其特征在于所述步骤1)中算术编码实现部分的设计，如下所述：
通过对H.264标准旁路编码过程的重组，上下文自适应和旁路编码模式可以使用统一的重整化与比特生成流程，从而使得对复用缓存的读取变得高效。对于旁路编码流程，将迭代次数限制为固定的1次，迭代完便进行之后的codILow(编码序列的标签，以下出现都使用符号codILow)更新操作，进入之后的重整化过程。
3.如权利要求1所述的高性能CABAC编码器设计方法，其特征在于所述步骤2)中重整化实现部分的设计和分析器设计规则，如下所述：
本部分的电路包括分析器和重整化器。需要确定迭代次数和分析器的组合逻辑。迭代次数为codIRange(编码序列的间隔，以下出现都使用符号codIRange)的开头零个数。分析器根据如下规则设计：
A、分析区的移位比特和codILow最高比特(比特9)的解析是从左向右。
B、分析区的开头“1”是直接输出的，其他的“1”是需要根据本分析区随后出现的“0”或者下一个编码符号的分析区中的“0”和“1”的情况确定。
C、分析时忽略第一个出现的“0”。
D、当全部8个移位比特都为“1”时，复制codILow最高比特到分析器中；其他情况，codILow最高比特设置为“0”。
4.如权利要求1所述的高性能CABAC编码器设计方法，其特征在于所述步骤3)中比特生成实现部分的设计，如下所述：
使用带指针寄存器的缓存处理重整化处理后的数据。并确定起止位置。
Priority Applications (1)
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| CN 201010106086 CN102148997A (zh) | 2010-02-04 | 2010-02-04 | 高性能cabac编码器设计方法 |
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| CN 201010106086 CN102148997A (zh) | 2010-02-04 | 2010-02-04 | 高性能cabac编码器设计方法 |
Publications (1)
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| CN102148997A true CN102148997A (zh) | 2011-08-10 |
Family
ID=44422957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN 201010106086 Pending CN102148997A (zh) | 2010-02-04 | 2010-02-04 | 高性能cabac编码器设计方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102148997A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103222269A (zh) * | 2011-11-08 | 2013-07-24 | 索尼公司 | 用于较高吞吐量的最后位置的二值化 |
| CN103999367B (zh) * | 2011-11-08 | 2017-03-29 | 高通股份有限公司 | 用于上下文自适应二进制算术译码的上下文缩减的数目 |
| CN106921859A (zh) * | 2017-05-05 | 2017-07-04 | 郑州云海信息技术有限公司 | 一种基于fpga的cabac熵编码方法与装置 |
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2010
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Cited By (4)
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|---|---|---|---|---|
| CN103222269A (zh) * | 2011-11-08 | 2013-07-24 | 索尼公司 | 用于较高吞吐量的最后位置的二值化 |
| CN103222269B (zh) * | 2011-11-08 | 2015-06-17 | 索尼公司 | 用于较高吞吐量的最后位置的二值化 |
| CN103999367B (zh) * | 2011-11-08 | 2017-03-29 | 高通股份有限公司 | 用于上下文自适应二进制算术译码的上下文缩减的数目 |
| CN106921859A (zh) * | 2017-05-05 | 2017-07-04 | 郑州云海信息技术有限公司 | 一种基于fpga的cabac熵编码方法与装置 |
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