CN102148971A - 一种高性能低功耗cavlc解码器设计方法 - Google Patents
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Abstract
一种高性能低功耗CAVLC解码器设计方法。本发明提出PCCF、ZCS、HLLT、ZTEBA和IDS这5项技术提升CAVLC解码器的性能，减小CAVLC的各项功耗。PCCF技术是指系统的各个部件都有使能信号，在当前部件没有操作的情况下，进入低能耗的状态。ZCS技术是指在解码过程中能自动识别全零的块，并且跳过不进行解码的技术。HLLT技术是将表的入口点从平面遍历式的访问改为层次性的根据概率模型使出现频率高的入口点优先访问的技术。ZTEBA技术是根据算术逻辑去除左边零表的技术。IDS是提升访问缓存性能的交叉双重堆栈技术。
Description
技术领域
本发明涉及视频熵编码领域，特别是一种高性能低功耗CAVLC解码器设计方法。
背景技术
目前最新的国际视频压缩标准H.264提高编码效率的一个关键技术是使用熵编码。熵编码也叫统计编码，是建立在信源的统计特性基础上的无损压缩编码方法，它生成的码流可以经解码无失真地恢复出原数据。在H.264中使用的CAVLC是基于上下文自适应的可变长编码的缩写。CAVLC通过根据已编码语法元素的情况，动态调整编码中使用的码表，取得了极高的压缩比。主要用于亮度和色度残差数据的编码。
发明内容
本高性能低功耗CAVLC解码器设计方法提出PCCF、ZCS、HLLT、ZTEBA和IDS这5项技术提升CAVLC解码器的性能，减小CAVLC的各项功耗。PCCF技术是指系统的各个部件都有使能信号，在当前部件没有操作的情况下，进入低能耗的状态。ZCS技术是指在解码过程中能自动识别全零的块，并且跳过不进行解码的技术。HLLT技术是将表的入口点从平面遍历式的访问改为层次性的根据概率模型使出现频率高的入口点优先访问的技术。ZTEBA技术是根据算术逻辑去除左边零表的技术。IDS是提升访问缓存性能的交叉双重堆栈技术。
本发明的目的是通过以下部分组成实现的：
1.系统整体架构描述：本设计包括Coeff_token解码器、T1解码器、Level解码器、Totalzero解码器、Run_before解码器、闪存单元、参数接口、预测数据读/写模块、IDS缓存和控制器。使用了PCCF技术，即各个部分都有使能信号，当不使用时，就让部件进入低功耗状态。其中控制器首先决定当前CAVLC的处理阶段，如果在Coeff_token解码阶段，准备待处理的非零系数个数，完成Coeff_token解码后，处理T1解码和Level解码过程的计数，之后解码全零值，最后解码出每个非零系数。控制器会将Level解码和Run_before解码的结果输入到IDS，并且使用ZCS技术，即跳过全零码字的解码，进一步减少运算时间和功耗。
2.Coeff_token解码器的实现描述为：使用HLLT技术降低入口点个数，将查找表LUT从一个大的表划分为分层次的小表，出现频繁的码字赋予小的索引号，出现不频繁的码字赋予大的索引号。
3.T1解码器的实现描述为：使用反相器和比较器构建T1解码器。
4.Level解码器的实现描述为：Level解码器主要用来解码非零系数的幅值，使用Level_VLC0～Level_VLC7这7个表。Level_VLC0这个表有2种结束条件，而其他6个表只有1种结束条件；而且Level_VLC0中计算的码长和幅值大小也不同于其他6个表。为了节省硬件开销，本发明使用逻辑元件实现上述这7个表。
5.Totalzero解码器的实现描述为：根据块的属性和TotalCoeff参数值来对表进行划分，不使用HLLT技术。
6.Run_before解码器的实现描述为：Run_before解码器共有45个入口点。使用ZTEBA技术，用算术逻辑排除剩余零表。
7.IDS缓存的实现描述为：IDS缓存在CAVLC解码器和反量化器之间进行数据传输。
本发明使用0.18μmCMOS工艺实现后，使用了4720个逻辑门元件，最高工作频率为175MHz，平均解码一个宏块使用384个时钟周期，满足HD1080i的高清数字电视应用。
附图说明
下面结合附图做一些说明。
图1.系统整体框架图。
图2.Coeff_token解码器结构图。
图3.Level解码器结构图。
图4.Run_before解码器结构图。
图5.IDS缓存结构图。
具体实施过程
对高性能低功耗CAVLC解码器设计方法，具体实施步骤描述如下：
1.完成Coeff_token解码器电路设计。
2.完成T1解码器电路设计。
3.完成Level解码器电路设计。
4.完成Totalzero解码器电路设计。
5.完成Run_before解码器电路设计。
6.完成IDS缓存电路设计。
7.根据系统结构图完成系统各部件整合电路。
Claims (8)
1.一种高性能低功耗CAVLC解码器设计方法，其特征在于，包括如下步骤：
1)完成系统整体架构设计。
2)完成Coeff_token解码器电路设计。
3)完成T1解码器电路设计。
4)完成Level解码器电路设计。
5)完成Totalzero解码器电路设计。
6)完成Run_before解码器电路设计。
7)完成IDS缓存电路设计。
2.如权利要求1所述的高性能低功耗CAVLC解码器设计方法，其特征在于所述步骤1)中系统整体架构设计，如下所述：
本设计包括Coeff_token解码器、T1解码器、Level解码器、Totalzero解码器、Run_before解码器、闪存单元、参数接口、预测数据读/写模块、IDS缓存和控制器。使用了PCCF技术，即各个部分都有使能信号，当不使用时，就让部件进入低功耗状态。其中控制器首先决定当前CAVLC的处理阶段，如果在Coeff_token解码阶段，准备待处理的非零系数个数，完成Coeff_token解码后，处理T1解码和Level解码过程的计数，之后解码全零值，最后解码出每个非零系数。控制器会将Level解码和Run_before解码的结果输入到IDS，并且使用ZCS技术，即跳过全零码字的解码，进一步减少运算时间和功耗。
3.如权利要求1所述的高性能低功耗CAVLC解码器设计方法，其特征在于所述步骤2)中Coeff_token解码器电路设计，如下所述：
使用HLLT技术降低入口点个数，将查找表LUT从一个大的表划分为分层次的小表，出现频繁的码字赋予小的索引号，出现不频繁的码字赋予大的索引号。
4.如权利要求1所述的高性能低功耗CAVLC解码器设计方法，其特征在于所述步骤3)中T1解码器电路设计，如下所述：
只使用反相器和比较器构建T1解码器。
5.如权利要求1所述的高性能低功耗CAVLC解码器设计方法，其特征在于所述步骤4)中Level解码器电路设计，如下所述：
Level解码器主要用来解码非零系数的幅值，使用Level_VLC0～Level_VLC7这7个表。Level_VLC0这个表有2种结束条件，而其他6个表只有1种结束条件；而且Level_VLC0中计算的码长和幅值大小也不同于其他6个表。为了节省硬件开销，本发明使用逻辑元件实现上述这7个表。
6.如权利要求1所述的高性能低功耗CAVLC解码器设计方法，其特征在于所述步骤5)中Totalzero解码器电路设计，如下所述：
根据块的属性和TotalCoeff参数值来对表进行划分，不使用HLLT技术。
7.如权利要求1所述的高性能低功耗CAVLC解码器设计方法，其特征在于所述步骤6)中Run_before解码器电路设计，如下所述：
Run_before解码器共有45个入口点。使用ZTEBA技术，用算术逻辑排除剩余零表。
8.如权利要求1所述的高性能低功耗CAVLC解码器设计方法，其特征在于所述步骤7)中IDS缓存电路设计，如下所述：
IDS缓存在CAVLC解码器和反量化器之间进行数据传输。
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| CN 201010106075 CN102148971A (zh) | 2010-02-04 | 2010-02-04 | 一种高性能低功耗cavlc解码器设计方法 |
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| CN 201010106075 CN102148971A (zh) | 2010-02-04 | 2010-02-04 | 一种高性能低功耗cavlc解码器设计方法 |
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| CN102148971A true CN102148971A (zh) | 2011-08-10 |
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|---|---|---|---|---|
| CN104486624A (zh) * | 2014-12-18 | 2015-04-01 | 中国科学院自动化研究所 | Cavlc熵解码器及熵解码方法 |
| CN105897376A (zh) * | 2016-03-28 | 2016-08-24 | 北京交大思诺科技股份有限公司 | 解码器解码性能测试方法及装置 |
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