CN102143109A

CN102143109A - 调制解调器架构

Info

Publication number: CN102143109A
Application number: CN2010106245856A
Authority: CN
Inventors: 沃尔克·奥厄; 拉斯·梅尔泽
Original assignee: Blue Wonder Communications GmbH
Current assignee: Intel Deutschland GmbH
Priority date: 2009-12-30
Filing date: 2010-12-30
Publication date: 2011-08-03
Anticipated expiration: 2030-12-30
Also published as: CN102143109B; US8699623B2; US20110158301A1; EP2341681A3; EP2341681A2

Abstract

本发明涉及在无线通信终端中使用的调制解调器装置。该装置包括多个多个功能单元，用于执行信号处理任务，该多个功能单元以环形结构连接。每一个功能单元包括本地处理器、多个硬件加速器和在相应的功能单元的数据输入和每一个子部件之间连接的开关矩阵。本地处理器通过使用寻址的第一协议的第一总线系统从调制解调器装置的控制器接收任务指令，并且响应于任务指令来配置硬件加速器，并且转换开关矩阵以便以执行意欲任务的方式来选择性地建立在数据输入和硬件加速器之间的连接。使用没有寻址的第二协议来在所述功能单元之间和在每一个功能单元内的环形结构中出现数据流。这种架构使得能够实现低功率、小尺寸的无线通信装置。

Description

调制解调器架构

技术领域

本发明涉及一种调制解调器架构，并且具体地说涉及在无线通信终端中使用的调制解调器装置。

背景技术

蜂窝系统用于向它们的用户提供无线电话和数据服务。由被称为长期演进(LTE)的第三代合作伙伴计划(3GPP)开发的新的蜂窝标准向终端客户提供了前所未有的数据率和前所未有的最短延迟，同时向网络运营商许诺了高的频谱容量。这允许网络运营商最佳地利用可用的频谱。通过诸如下行链路发送分集、波束形成和空间复用的多种模式来获得频谱效率。那些模式部分地在物理层内以及被更高的协议层以信号表示。

传统的调制解调器架构通常由以固定方式连接在一起的一系列数字信号处理块或其分段构成。处理器用于控制数据流，并且部分地用于低速率信号处理。可以通过共享存储器来实现数据的交换。因为根据应用的要求来定制位宽和信号处理硬件，所以可以在功率上很节省地并且同时最小化所需要的硅面积地实现纯粹基于硬件的调制解调器。这样的架构的缺点是它们的不灵活。这样的调制解调器被设计用于一个具体标准和用于一组特定的算法。用于客服仅在现场变得可见的某些限制所需要的、在该算法上的修改几乎总是要求在硬件上的修改，该在硬件上的修改耗时并且成本大。

最近，已经提出了软件限定的无线电(SDR)结构。SDR基于一个或多个强大的数字信号处理器(DSP)，各种信号处理任务被映射到该一个或多个强大的数字信号处理器(DSP)上。因为DSP较为通用，所以该架构很灵活。在SDR架构中，以软件来实现信号处理。然而，那些架构的确定是：

与硬连线的解决方案作比较，具有高的硅成本，因为不能达到硬连线逻辑能够达到的程度地根据算法来定制数据路径和存储器的信号处理器位宽。用于信号处理的传统DSP支持16比特、8比特和32比特的位宽。一些支持24比特。不支持诸如经常足以达到所需要的性能的9比特、10比特、6比特的位宽。

而且，信号处理器承受用于程序控制、地址产生、去除隐错支持和通用指令(其中，实际上仅使用子集)的较大开销。为了最大化硬件利用，在那些DSP上安装尽可能多的算法。这种手段带来另外的缺点：

所需要的时钟频率增大，因此提高了IC的功耗，因为需要更多的逻辑部分(例如另外的流水线级)来实现那些速度。在处理硬件上的高速暗示存储器带宽限制。变得需要更快的存储器。然而，更快的存储器比趋向于更慢的功率优化的存储器消耗多得多的功率。

算法以不同速率运行，并且不总是彼此同步。在单个处理器上映射那些算法要求具有不同的优先化的谨慎任务管理和资源管理。需要考虑的不同情况的数量随着状态的数量而增加。与在独立的硬件上实现算法的手段作比较，用于达到特定稳定性的试验努力程度高。

现在调制解调器标准要求不完全同步的多个任务，并且处理操作的长度与数据相关。例如：

- 下行链路控制信道接收，包括解码

- 小区搜索

- 参数和信道估计

- 下行链路数据信道接收

- 上行链路编码调制

这是为什么这样的任务的调度复杂并且不能预先知道。

为了处理这些问题，已知在很快的处理器上实现实时的操作系统，参见例如Tell等的US 7,415,595B2。然而，这样的处理器涉及高时钟速率，因此具有主要缺陷高耗电。

因此，所需要的是允许实现低功率、小尺寸无线通信装置的调制解调器架构。

发明内容

本发明提供了一种在无线通信终端中使用的调制解调器装置，所述装置包括多个功能单元，用于执行信号处理任务。具体地说，每一个功能单元专用于一个或多个任务。

用于本发明的任务被定义为具有清楚地限定的目的的信号处理操作的逻辑组合。示例性任务是：下行链路控制信道接收，包括解码；小区搜索；参数和信道估计；下行链路数据信道接收；上行链路编码调制。换句话说，专用功能被映射在专用功能单元上。

就数据流而言，以环形架构来布置功能单元。在此的优点是：数据路径连接仅出现在需要它们的位置；基于环回模式和分层部件的设计是可能的。

每一个功能单元包括多个子部件，该多个子部件包括逻辑RISC或数字信号处理器、多个硬件加速器，并且选用地包括至少一个存储器模块。而且，每一个功能单元可以包括在相应的功能单元的流数据输入和每一个所述子部件之间连接的开关矩阵。可以在运行时间配置开关矩阵。

本地处理器被适配来通过使用第一协议的第一总线系统从调制解调器装置的控制器接收任务指令。第一协议包括寻址，并且可以是基于AHB的协议。本地处理器响应于来自控制器的任务指令来配置子部件，并且转换开关矩阵以便以执行专用任务的方式来选择性地建立在数据流输入和所述子部件之间的连接。

使用没有寻址的第二协议来执行在所述功能单元之间和在每一个功能单元内的所述环形结构中的数据流。

因此，开关矩阵使得能够实际上自由地在一个功能单元中布置加速器，并且也使得能够在没有任何寻址的信号处理块之间使用用于数据传送的很简单的协议。

第二协议可以包括三个二进制信号，该三个二进制信号包括：有效和接受信号，用于在数据源和数据宿之间的握手；以及，帧信号，其标注在数据流内的数据元素的逻辑组的开头和结尾。

所述功能单元选自由下述部分构成的组：数字前端(DFE)单元、LTE发送单元、共享RAM单元、前向纠错(FEC)数据单元、快速傅立叶变换(FFT)单元、参数估计单元、均衡器单元、搜索器单元和FEC控制单元。

因为在所述新颖的架构中要在用于无线通信的调制解调器装置中执行的信号处理的多个任务被分布在多个部件上，使得每一个任务在一个部件中执行，所以提供了下面的优点：

■ 较低的时钟速率，其转换为较低的功耗；

■ 容易编程；

■ 任务的调度是数据驱动的，并且被控制消息驱动。

所述新颖架构的另一个优点是它提供了用于每一个部件的高级消息接口。有效的总线架构也提供了在无线通信终端中使用的低功率、小尺寸的调制解调器。

最后，开关矩阵允许在运行时间重新配置流。

附图说明

图1图示本发明的一个实施例的功能单元之间的数据路径；

图2示出图1的功能单元的任何一个的一般部件架构；

图3示出图2的部件架构的修改；以及

图4示出用于沿着图1的环形结构分发数据的流信号的一个实施例。

具体实施方式

图1图示在本发明的一个实施例中的数据路径，该实施例具体地说是LTE层1子系统，其包括多个功能单元10-90。使用两个不同的SoC(芯片上系统)互连标准来实现新颖的调制解调器的总线系统。使用没有寻址的简单成流协议(以大阴影箭头示出)来分发高速率数据流，该协议在下面被称为简单成流协议(SSL)协议，并且将参考图4来详细描述它。通过诸如基于AHB的协议的、包括寻址的第二协议来进行低速率和控制访问(以细箭头示出)。

图2示出图1的功能单元10-90的任何一个的一般部件架构。该部件可以具有多个SSL输入和多个SSL输出。可以在RISC或DSP处理器内部或外部布置中断控制器和定时器(未示出)。

功能单元10-90的每一个包括多个子部件，该多个子部件包括逻辑RISC或数字信号处理器240、多个硬件加速器221-223，并且选用地包括至少一个存储器模块230。每一个功能单元也包括在相应的功能单元的流数据输入和每一个所述子部件之间连接的开关矩阵210。因此，由附图标记211例示的6个点的每列可以被理解为7点开关，所述点表示可能的连接点。可以在运行时间配置开关矩阵。

本地处理器440被适配来通过使用第一协议的第一总线系统从调制解调器装置(在图1中所示)的控制器6接收任务指令。第一协议包括寻址，并且可以是基于AHB的协议。本地处理器响应于来自控制器的任务指令来配置子部件221-223、230，并且转换开关矩阵210以便以执行专用任务的方式来选择性地建立在数据流输入和所述子部件之间的连接。

在本发明的修改中，部件可以具有多个流数据输入和多个流数据输出。而且，开关矩阵可以是稀疏矩阵。

图3示出图2的部件架构的修改。在此，加速器级联。开关矩阵被图示为稀疏矩阵。而且，图示了三个流数据输入和一个流数据输出。RISC处理器不连接到开关矩阵的数据路径。

该新颖架构的特性是：

在多个部件上分布任务。提供了每一个任务的本地控制。本地内部通信是可能的。而且，提供了软件消息接口。尽管理论上通过控制总线(即，经由AHB)可寻址，但是由本地控制来配置所有的加速器、存储器模块和开关矩阵。该新颖架构是分层架构。

基于数据流的处理通过数据采样暗示时间概念。一旦可以处理数据并且可获得数据，则处理发生。

存储器模块可以包含仲裁器，用于在第一和第二协议之间的仲裁。而且，存储器模块可以具有用于内部地址产生的部件。

图4示出关于可以用于通过在图2或图3中例示的功能单元10-90的每一个沿着环形结构分发数据的流信号的细节(在图1中以大的阴影箭头示出该数据流)。被称为简单成流链路(SSL)协议的这个数据流协议包括四个信号sdata、svalid、saccept、sframe，如图4中所示。数据信号可以具有多位的宽度，例如7、16、24、32位。数据源和数据宿必须具有关于sframe信号表示什么的相同理解。在此，数据源和数据宿可以是图1的功能单元10-90的任何一个和/或在图2和图3中所示的子部件的任何一个。从数据源和数据宿的公共时钟得出时钟信号“clk”。

存在sframe信号的四种可能的应用情况：

(1)只有saccept、svalid、sframe信号高时，数据传送才发生。sframe信号标注数据块传送的开头和结尾。在图4的示例中，数据“帧”由四个数据元素D0、D1、D2和D3构成。

(2)在一条链路上复用两个流，并且sframe信号用于在第一和第二流之间相区别。

(3)sframe用于在数据传送和控制传送之间相区别。

(4)不使用sframe信号，在该情况下，sframe信号总是被设置为高。

数据源可以预先设置svalid、sframe信号。

数据宿可以预先设置saccept信号。

在本发明的意义上的“帧”是数据的逻辑组或序列，诸如OFDM码元、控制数据块、信息数据块等。

sframe信号可以例如：用于标注逻辑组或序列的开头和结尾；用于通信装置的功能单元之间在数据级上的同步；在控制和数据信息之间相区别；在通过同一SSL传输的两个独立的数据流之间相区别；并且/或者，用于控制目的，例如，用于动态时钟门控，以降低功耗。

使用SSL协议来用于通过调制解调器架构将数据成流的一个主要优点是数据宿不必计数数据以检测逻辑组/序列的结尾。而且，SSL协议可以用于行为检测、功率控制和/或在通信装置的IC架构中的功能子系统的开关矩阵和加速器的重新配置控制。

下面的表格汇总了SSL信号：

在数据源未使用sframe信号的情况下，sframe信号可以将输出钳位到“高”。在数据宿不知道如何解释输入的sframe信号的情况下，sframe信号可以被忽略。

Claims

1.一种在无线通信终端中使用的调制解调器装置，所述装置包括多个功能单元(10-90)，用于执行信号处理任务，其中：

多个所述功能单元(10-40，60-80)以环形结构连接；

每一个所述功能单元包括多个子部件，所述多个子部件包括本地处理器(240，340)、多个硬件加速器(221-223，321，322)，并且进一步包括在所述相应的功能单元的数据输入和每一个所述子部件之间连接的开关矩阵(210；310)；

所述本地处理器被适配来通过使用包括寻址的第一协议的第一总线系统从所述调制解调器装置的控制器接收任务指令，并且响应于所述任务指令来配置所述子部件，并且转换所述开关矩阵以便以执行所述任务的方式来选择性地建立在所述输入和所述子部件之间的连接，并且其中

2.根据权利要求1所述的调制解调器装置，其中，所述本地处理器是RISC或数字信号处理器。

3.根据权利要求2所述的调制解调器装置，其中，所述功能单元的至少一个包括至少一个存储器模块(230)。

4.根据权利要求1所述的调制解调器装置，其中，所述功能单元在由下述部分构成的组之一：数字前端(DFE)单元、LTE发送单元、共享RAM单元、前向纠错(FEC)数据单元、快速傅立叶变换(FFT)单元、参数估计单元、均衡器单元、搜索器单元和FEC控制单元。

5.根据权利要求1或2所述的调制解调器装置，其中，所述第一协议是基于AHB的协议。

6.根据权利要求1至3的任何一项所述的调制解调器装置，其中，所述第二协议包括三个二进制信号，所述三个二进制信号包括：有效和接受信号，用于在数据源和数据宿之间的握手；以及，帧信号，其标注在数据流内的数据元素的逻辑组的开头和结尾。