CN102136449A - 基于嵌套式准二阶随机配置法的寄生电容提取方法 - Google Patents
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Abstract
本发明涉及一种基于嵌套式准二阶随机配置法的工艺偏差下互连线寄生电容提取方法。该方法使用一阶嵌套式稀疏网格点来计算寄生电容的二阶Hermite随机多项式展开系数,利用一种误差校正技术来消除部分二次项的计算误差,从而得到工艺偏差下寄生电容的准二阶Hermite随机正交多项式模型。本发明对于包含d维随机变量的问题,使用的配置点个数为(2d+1),远远小于非嵌套式稀疏网格随机配置法中二阶Hermite随机多项式模型的配置点个数(2d2+2d+1),但能保持与非嵌套式稀疏网格随机配置法二阶Hermite随机多项式模型相当的精度。
Description
技术领域:
本发明属于集成电路领域,具体涉及一种基于嵌套式准二阶随机配置法的工艺偏差下互连线寄生电容提取方法。
技术背景:
在集成电路制造工艺进入纳米尺度以后,互连线成为决定电路性能和可靠性的决定性因素,互连线寄生效应对电路性能的影响已经成为电路设计者必须考虑的重要因素之一[1,2]。在纳米工艺下,光刻、刻蚀、抛光过程中的工艺偏差造成了互连线几何尺寸的偏差,导致了互连线寄生电学参数的变化。几何参数偏差使得传统的互连线寄生参数提取无法准确的估计互连线寄生参数,从而造成了集成电路成品率的损失,因而需要在互连线建模中进一步考虑由工艺偏差造成的互连线几何参数偏差的影响[3]。工艺偏差下的寄生电容参数的提取是工艺偏差下互连线寄生参数提取的核心问题之一。
针对系统性的(systematic)和随机性的(random)几何参数偏差,学术界上提出了不同的互连线寄生电容提取技术。一方面,针对系统性的几何参数偏差,美国Texas A&M大学采用光刻仿真工具获得互连线拓扑形状的系统偏差,然后基于这样一个考虑了系统性的工艺偏差的“硅片图形数据”提取互连线寄生参数[4];清华大学针对化学机械抛光工艺中引入的dummy-fill对互连线寄生电容的影响,提出了考虑dummy-fill的互连线寄生电容提取算法[5]。另一方面,考虑随机性几何参数偏差互连线寄生电容提取是一个随机偏微分方程问题,处理这类随机问题的传统方法是蒙特卡洛方法,但是它收敛速度慢,带来了极高的计算代价。2005年美国Wisconsin-Madison大学首次提出了建立二阶电容模型的方法[6],主要思想是采用关于几何参数偏差的二阶泰勒级数来逼近互连线的电荷分布和点电荷的格林函数,以提取随机电容的二阶模型。该方法的主要不足在于,基于二阶Taylor展开的扰动法,只适用于互连线表面几何波动较小的情况,对于由化学机械抛光CMP引起的局部互连线表面的波动较大情况,扰动法不能正确描述表面波动的影响,增加Taylor展开的阶数也无法保证得到更精确的结果[7,8]。
相比基于Taylor展开的扰动法,基于随机正交多项式展开的随机谱方法具有指数收敛的特性,而且适用于较大范围的工艺偏差。2006年文献[7,8]将随机谱方法的配置方法(SSCM)应用于工艺参数偏差下的互连线电容提取。随机配置方法(SSCM)使用随机正交多项式(Homogeneous Chaos)展开式逼近寄生电容参数;为了求解展开式中的未知系数,该方法选择非嵌套式稀疏网格(Sparse Grid)作为随机空间的配置点,这一技术避免了直接张量积配置点个数指数膨胀的问题[7,8]。随机配置方法通过对这些配置点上确定性问题的求解来获得随机正交多项式展开的系数。然而,为了获取工艺偏差引起的寄生电容的精确分布,现有的基于非嵌套式稀疏网格的随机配置法(SSCM)通常使用二阶模型,即采用二阶非嵌套式稀疏网格点作为配置点,进而求得一个二阶Hermite多项式展开式。在二阶非嵌套式稀疏网格随机配置法(SSCM)中,配置点个数为(2d2+2d+1),其中d为随机变量的个数。显然,当随机变量个数增加时,配置点数目将以平方量级增长,相应地,需要在每个配置点下求解确定性寄生电容问题的计算时间将会大大增加。与本发明相关的现有技术有:
[1]Sabelka R,Harlander C,Selberherr S.The State of the Art in InterconnectSimulation.International Conference on Simulation of SemiconductorProcesses and Devices,2000:6-11.
[2]Nagaraj N S,Bonifield T,Singh A,et al.Benchmarks for interconnectparasitic resistance and capacitance.International Symposium on QualityElectronic Design,2003:24-26.
[3]Venkatraman V,Burleson W.Impact of process variations on multi-levelsignaling for on-chip interconnects.International Conference on VLSI Design,2005:362-367.
[4]Zhou Y,Li Z,Tian Y,et al.A New Methodology for Interconnect ParasiticsExtraction Considering Photo-Lithography Effects.IEEE Asia and SouthPacific Design Automation Conference,2007:450-455.
[5]Yu W,Zhang M,Wang Z.Efficient 3-D extraction of interconnectcapacitance considering floating metal fills with boundary element method.IEEE Transactions on Computer-Aided Design of Integrated Circuits.2006,25(1):12-18.
[6]Jiang R,Fu W,Wang J M,et al.Efficient Statistical Capacitance VariabilityModeling with Orthogonal Principle Factor Analysis.IEEE/ACM InternationalConference On Computer-Aided Design,2005:83-690.
[7]Zhu H,Zeng X,Cai W,et al.A sparse grid based spectral stochasticcollocation method for variations-aware capacitance extraction of interconnectsunder nanometer process technology.Proceedings of the Design,Automationand Test in Europe Conference and Exhibition,Nice:2007:1-6.
[8]Zhu H,Zeng X,Cai W,et al.A Spectral Stochastic Collocation Method forCapacitance Extraction of Interconnects with Geometric Variations.IEEE AsiaPacific Conference on Circuits and Systems,2006:1095-1098.
发明内容:
本发明的目的是为了降低稀疏网格随机配置法的复杂度,提供一种嵌套式准二阶随机配置法来求解工艺偏差下的互连线寄生电容问题。该方法使用一阶嵌套式稀疏网格点来计算寄生电容的二阶Hermite随机多项式展开系数,利用一种误差校正技术来消除部分二次项的计算误差。
本发明使用的配置点个数为(2d+1),远远小于非嵌套式稀疏网格随机配置法中二阶Hermite随机多项式模型的配置点个数(2d2+2d+1),但能保持与二阶Hermite随机多项式模型相当的精度。
互连线寄生电容参数提取的目的是要计算组成互连线的导体块之间的电容矩阵C。如图1所示,设互连线包含为m个导体块,导体块上的导体电压和电荷量分别记为向量和那么电容矩阵C∈Rm×m、电压与电荷量所满足的电路方程为:
在存在工艺偏差的情况下,(1)-(2)式中的电容矩阵C不再是常数矩阵,而是与工艺偏差相关的随机矩阵,矩阵的每个元素都是随机变量。
本发明提出了一种嵌套式准二阶随机配置法来求解工艺偏差下的互连线寄生电容问题,如图2所示,包含以下步骤:
步骤1:根据K-L展开以及随机积分方程的离散方法(Hengliang Zhu,Xuan Zeng,Wei Cai,Jintao Xue,Dian Zhou等人2007年在IEEE/ACM Design,Automation & Test in Europe Conference上发表的论文“A Sparse Grid basedSpectral Stochastic Collocation Method for Variations-Aware CapacitanceExtraction of Interconnects under Nanometer Process Technology”中),将m个导体离散为N个面元,工艺偏差下的电容提取的随机积分方程经过离散后,可以表示为如下方程:
其中表示经过K-L展开后得到的表征工艺参数偏差的独立同分布的高斯随机变量,均值为0,方差为1。表示N维电势系数矩阵,和分别是导体离散后每个面元上的电荷向量和电势,这里N表示离散后的面元个数。置i=1,转到步骤2求解导体块间的电容矩阵这里C矩阵不再是场常数矩阵,而是表征工艺参数偏差的独立同分布的高斯随机变量的函数。
步骤2:置第i个导体为电压1、其余导体接地,即在方程(3)中设置
其中d表示随机变量的个数,i1,L,id则分别表示d个随机变量在Hermite多项式中的阶数。表示Hermite随机正交多项式常数项和一次项的展开系数,表示只包含第k个随机变量的二次项的Hermite随机正交多项式展开系数,表示包含第k和第t个随机变量一次项乘积的Hermite随机正交多项式交叉项展开系数。Hermite正交多项式的具体形式见Janet Wang等人2004年发表在IEEE/ACM InternationalConference on Computer Aided Design上的论文“Stochastic Analysis ofInterconnect Performance in the Presence of Process Variations”。
一阶d维嵌套式稀疏网格点Vd 1的构造过程可以用下式表示
其中×表示张量积,而{V1 i}为1维i阶扩展高斯积分点集合,即
其中Qd 1(f)表示d维数值积分,且数值积分的阶数为1阶,符号表示张量积,表示基于式错误!未找到引用源。中积分点集合的扩展高斯积分,扩展高斯积分方法参见T.N.L.Patterson 1968年10月发表在Mathematics of Computation第22卷,第104期的论文“The OptimumAddition of Points to Quadrature Formulae”。
利用一阶嵌套式稀疏网格积分计算二阶Hermite多项式展开系数的过程可以表示成如下加权最小二乘法计算公式:
其中W=idag{w1,w2,L,w2d+1}为一阶嵌套式稀疏网格积分权重,
基于一阶嵌套式稀疏网格积分计算二阶Hermite展开系数的过程(10),与方程(11)中加权最小二乘方法等价的前提是,式(11)中的矩阵ATWA为单位阵。然而,由于一阶嵌套式稀疏网格点积分的精度不够,在计算二阶Hermite正交多项式展开系数时,方程错误!未找到引用源。中的矩阵ATWA将不再是一个单位阵。例如对于一个两维问题,一阶嵌套式稀疏网格数值积分的积分点和积分权重集合分别是和{1/3,1/6,1/6,1/6,1/6},因此,此时的矩阵ATWA为
显然,式(13)中的矩阵ATWA不是单位阵,其秩为5且左上角3×3的子矩阵为单位阵。此时直接使用基于ATWA为单位阵假设的方程(10)计算互连线寄生电容问题,将会带来计算误差。
分步骤24:利用误差修正策略修正基于一阶嵌套式稀疏网格积分得到的部分二次项系数。使用d维一阶嵌套式稀疏网格积分点及积分权重来计算式(5)中的d维二阶Hermite随机正交多项式展开系数时,矩阵ATWA可以写作下面的形式
其中单位阵I∈R(d+1)×(d+1)对应着Hermite随机正交多项式常数项和一次项之间的内积的数值积分结果,例如<Hd 0,L,0,Hd 0,L,0>,<Hd 1,L,0,Hd 0,L,0>等;Z∈Rd×d对应着Hermite随机正交多项式完全二次项(即只含一个随机变量的二次项)之间的内积的数值积分结果,例如<Hd 2,L,0,Hd 2,L,0>,<Hd 2,L,0,Hd 0,L,2>等。矩阵Z中的对角元上全为1,非对角元元素全为-1/2。式(14)中对角元上的第三个零矩阵对应着Hermite随机正交多项式交叉项之间的内积的数值积分结果。
1.对于Hermite随机正交多项式常数项和一次项的展开系数组成的向量,左乘式(14)中第一个对角元子矩阵I∈R(d+1)×(d+1)的逆。由于单位阵I∈R(d+1)×(d+1)的逆仍为单位阵,因此相当于展开系数不做任何修正。
在随机变量个数d=3时,式(14)中第二个对角元子矩阵Z∈R3×3为
经过上述的修正过程之后,最终得到的Hermite随机正交多项式展开形式可以用下面的式子来表示
显然,式(16)是一个含有Hermite随机正交多项式常数项,一次项和部分二次项,因此称式(16)为准二阶Hermite随机正交多项式展开。
步骤4:如果i小于m,将i加1,转到步骤2;否则转到步骤5。
本发明基于嵌套式准二阶随机配置法的互连线寄生电容提取方法具有如下优点:
本发明与现有的基于非嵌套式稀疏网格随机配置法的互连线寄生电容提取算法SSCM的一阶模型相比,配置点个数相同,计算时间几乎相同,均值相对误差相当,而方差相对误差则大大降低;与SSCM的二阶模型相比,均值相对误差和方差相对误差相当,而计算复杂度大大降低。
附图说明
图1是电容提取示意图。
图2是基于嵌套式准二阶随机配置法的互连线寄生电容提取方法流程图。
具体实施方式:
为使本发明的上述目的、特征和优点能够更加明显易懂,下面通过三个具体的实例进一步说明本发明。
本发明的三个实施例如表1所示。在这些测试例子中互连线的高度、宽度、以及层间介质层(ILD:Inter-Layer Dielectric)的高度分别设为0.53μm、0.3μm和1.38μm。高斯随机过程被用来模拟由工艺参数偏差造成的互连线几何参数的随机偏差。考虑到70nm工艺节点下工艺偏差有35%,假设几何参数偏差的方差σ为导体尺度的10%(3σ的偏差可以达到30%)。对于这样一个随机几何参数偏差的建模,在数值实验中K-L展开或主元分析方法保留所有对应特征值大于最大特征值1%的随机变量作为主元,各个测试例子所用的主元个数如表1所示。
表1.互连线测试例子
测试例子 | 面元个数 | 主元个数 |
3位互连线结构 | 2322 | 5 |
2×2互连线结构 | 1624 | 6 |
5×5互连线结构 | 5740 | 10 |
这些实施例中均采用基于10000次采样的蒙特卡罗仿真的结果作为标准,比较本发明所提的嵌套式准二阶随机配置法与现有的基于非嵌套式稀疏网格随机配置法在互连线寄生电容提取问题上的精度和效率。表2与表3分别列出了各个测试例子下不同电容参数的均值和方差,表4给出了各个测试例子下的所需要的配置点个数以及总的计算时间。
表2.均值C=E[C]的误差
表4.配置点个数及计算时间(单位:秒)的比较
从表2的电容参数均值误差和表4中的配置点个数及计算时间的比较可以看出:本发明所提出的嵌套式准二阶随机配置法和非嵌套式稀疏网格随机配置法的均值误差很小,在1%以下。可以认为,对于互连线寄生电容的均值来说,本发明提出的算法和现有算法的计算精度都很高且相当。
从表3的电容参数方差误差和表4配置点个数及计算时间的比较可以看出,嵌套式准二阶随机配置法:
1.与现有的非嵌套式稀疏网格随机配置法的一阶模型相比,配置点个数相同,所消耗的计算时间也几乎相同,但是计算精度更高,方差误差降低了80%左右;
2.与现有的非嵌套式稀疏网格随机配置法二阶模型相比,方差误差相当,而使用的配置点个数减少了80%左右,计算速度有5倍左右的提升。
Claims (5)
1.一种基于嵌套式准二阶随机配置法的工艺偏差下互连线寄生电容提取方法,其特征在于,包括如下步骤:
步骤1:对m个导体对应的电容提取随机积分方程进行离散,置i=1,
步骤2:设置第i个导体电压为1,其他为0,利用嵌套式准二阶随机配置法求解随机电容提取问题,
步骤3:将每个导体上对应面元上电荷分别累加得到对应的电容矩阵的第i列,
步骤4:如果i小于m,将i加1,转到步骤2;否则转到步骤5,
步骤5:将电容矩阵的m列组合在一起,得到工艺偏差下个导体块对应的电容矩阵。
2.如权利要求1所述的工艺偏差下互连线寄生电容提取方法,其特征在于:步骤2所述嵌套式准二阶随机配置法求解随机电容提取通过如下步骤:
步骤21:采用Hermite正交多项式对离散后的随机积分方程中的电荷分布q做正交展开;
步骤22:在一阶嵌套式稀疏网格配置点上求解确定性的电容提取问题,获得各个配置点上离散面元的电荷分布;
步骤23:利用一阶嵌套式稀疏网格积分计算离散后的随机积分方程中的电荷分布q的二阶Hermite展开的展开系数;
步骤24:利用误差修正策略修正基于一阶嵌套式稀疏网格积分得到的部分二次项系数。
3.如权利要求2所述的工艺偏差下互连线寄生电容提取方法,其特征在于:所述步骤22所述一阶嵌套式稀疏网格配置点按如下步骤计算:
步骤221:构造一维扩展高斯积分点集合{V1 i}:
步骤222:构造一阶d维嵌套式稀疏网格点Vd 1:
其中×表示张量积,{V1 i}为1维i阶扩展高斯积分点集合。
4.如权利要求2所述的工艺偏差下互连线寄生电容提取方法,其特征在于:所述步骤24的误差修正按如下步骤进行:
步骤241:对于Hermite随机正交多项式常数项和一次项的展开系数,不做修正;
步骤242:对于只包含第k个随机变量的二次项的Hermite随机正交多项式展开系数,左乘基于一阶嵌套式稀疏网格积分对Hermite随机正交多项式完全二次项之间的内积数值积分矩阵的逆进行修正;
步骤243:对于包含第k和第t个随机变量一次项乘积的Hermite随机正交多项式交叉项展开系数,置为0。
5.如权利要求4所述的工艺偏差下互连线寄生电容提取方法,其特征在于:所述步骤242中的随机正交多项式完全二次项为:只含一个随机变量的二次项。
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Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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CN102136449A true CN102136449A (zh) | 2011-07-27 |
CN102136449B CN102136449B (zh) | 2013-11-27 |
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Family Applications (1)
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Cited By (1)
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---|---|---|---|---|
CN114357942A (zh) * | 2022-03-17 | 2022-04-15 | 南京邮电大学 | 基于间断有限元法的集成电路互连线寄生电容提取方法 |
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