CN102067144B - 使用应力变化的侵入保护 - Google Patents

Abstract

本发明涉及包括一种集成电路，该集成电路包括集成在衬底(5)上的电子电路，还包括用于保护电子电路(25)的保护装置。保护装置包括：i)第一应变封装层(10)，提供在衬底(5)的第一侧，其中第一应变封装层(10)具有在与衬底(5)相平行的方向上的应变(S1)，以及ii)禁用装置(20)，被布置为在衬底(5)中的应变变化的控制下至少部分地禁用电子电路(25)。本发明还涉及制造这种集成电路的方法，以及包括这种集成电路的系统。该系统是从包括银行卡、智能卡、非接触式卡和RFID的组中选择的。根据本发明的集成电路的所有实施例实质上提供了对存储在或存在于电子电路中的数据的备选篡改保护。第一主要实施例组涉及一种集成电路，其中，通过检测篡改期间的应变变化以及随后禁用电子电路来获得篡改保护。第二主要实施例组涉及一种集成电路，其中，通过以下操作来获得篡改保护：设计应变封装层堆叠，使得篡改引起应变的释放，从而引起集成电路的机械分解(断裂、分层等)，进而禁用电子电路。

Description

使用应力变化的侵入保护

技术领域

本发明涉及一种集成电路，包括集成在衬底上的电子电路，还包括用于保护电子电路的保护装置。本发明还涉及制造这种集成电路的方法。本发明还涉及包括这种集成电路的系统。

背景技术

现今，许多(个人)数据存储在嵌入系统中的存储器模块上，例如用于付费TV或电子钱包的智能卡。为保护数据，安全性应该尽可能地高。典型地，用安全密钥防止数据被外部读出。一旦知道密钥，就可以读出数据。通过数据解密对数据的外部读出称为非侵入式攻击。

在侵入式攻击中，芯片被解封装，目的是直接读出存储器中的数据或通过UV辐射来禁用密钥。两种方法都需要去除芯片封装，有时甚至还需要去除钝化层。通常，很难防止这种类型的物理攻击。与IC的抗篡改有关的更多信息可以在以下文件中找到：USENIX Association，“Tamper Resistance-a Cautionary Note”，The Second USENIXWorkshop on Electronic Commerce Proceedings，Oakland，California，November 18-21，1996，pp 1-11，ISBN 1-880446-83-9(也可以在以下网站中找到：www.cl.cam.ac.uk/～ria14/tamper.html)。

已知许多防止非侵入式攻击的方法，与IC安全有关的大多数公开主要针对这些攻击。针对防止侵入式攻击，已知方法较少。同时，历史显示黑客定期作出更高明的攻击技术。

鉴于上述情况，需要备选类型的篡改保护。

发明内容

本发明的目的是提供一种集成电路，所述集成电路采用备选类型的篡改保护以防止侵入式攻击和半侵入式攻击。

本发明由独立权利要求限定。从属权利要求限定有利实施例。

在第一方面，本发明涉及一种集成电路，包括集成在衬底上的电子电路，还包括用于保护电子电路的保护装置，保护装置包括：i)第一应变封装层，提供在衬底的第一侧，其中第一应变封装层具有在与衬底平行的方向上的应变，以及ii)禁用装置，被布置为在衬底中的应变变化的控制下至少部分地禁用电子电路。根据本发明的集成电路的特征的效果如下。第一应变封装层至少在衬底上产生应力，这导致(在靠近第一应变封装层的区域中至少局部地)相反地应变的衬底。对集成电路的篡改包含部分地去除第一应变封装层，这在任何情况下都导致衬底上应力的局部改变，并且因此导致衬底中的应变变化。这种应变变化可以用于直接或间接地控制电子电路的禁用。禁用电子电路防止对存储在电子电路中的数据的访问，因此获得具有备选篡改保护的集成电路。有不同的用于禁用电子电路的选择。这将在下文中基于对实施例的讨论来详细描述。

在根据本发明的集成电路的实施例中，禁用装置包括：i)至少一个应变检测器，用于检测衬底中的应变变化，以及ii)禁用电路，被布置为从应变检测器接收表示应变变化的信号，禁用电路耦合至电子电路以当检测到衬底中应变变化时禁用电子电路。如已经讨论的，第一应变封装层在衬底中产生相反应变，具体地在衬底的面向第一应变封装层的表面上产生相反应变。篡改第一应变封装层至少局部地导致第一应变封装层的应变变化，从而也导致衬底中的应变变化。应变检测器测量应变变化，禁用电路可以被布置为当应变变化超过特定阈值时禁用电子电路，这可以防止黑客检索存储在电子电路中的任何信息。该实施例涉及具有高数据保护水平的第一主要实施例组。

在根据本发明的集成电路的实施例中，应变检测器已经集成在衬底上。该实施例提供了更节省成本的单片解决方案。

在根据本发明的集成电路的实施例中，应变检测器包括电荷载流子迁移率检测器，所述电荷载流子迁移率检测器被布置为检测衬底中的电荷载流子迁移率。已知应变对电荷载流子迁移率有影响。因此可以通过监控电荷载流子迁移率来检测应变变化。电荷载流子迁移率的变化指示应变的变化。在传统电荷载流子迁移率检测器中，电荷载流子迁移率由输出电流量确定。

在根据本发明的集成电路的实施例中，禁用装置包括用于检测衬底中的应变变化的多个应变检测器，多个应变检测器分布在衬底表面，禁用电路被布置为从多个应变检测器接收表示应变变化的信号。分布在衬底表面的多个应变检测器的特征是具有更大的应变检测区覆盖范围，因此具有更好的篡改保护。

在根据本发明的集成电路的实施例中，保护装置还包括在衬底的与第一面相反的第二侧提供的第二应变封装层，第二应变封装层具有与第一应变封装层中的应变实质上相同方向的应变。提供两个应变封装层(其中在衬底每侧提供一个应变封装层)得到了在机械上更稳定的结构。更大的机械稳定性归因于衬底中更均匀的应变，即，在非篡改状态下应变梯度更小或实际上没有应变梯度。另一优点是该实施例提供了两侧篡改保护。

在根据本发明的集成电路的实施例中，第一应变封装层和/或第二应变封装层包括聚合物或陶瓷材料薄膜。对封装层使用聚合物或陶瓷材料的优点是这些材料与已知的封装工艺兼容并且容易涂覆到结构。

在根据本发明的集成电路的实施例中，禁用装置还包括另一封装层，另一封装层被提供在第一应变封装层上并且被布置为减小由第一应变封装层引起的衬底中的应变，衬底以及第一封装层和另一封装层被配置为在衬底中应变变化下将集成电路机械分解，例如使集成电路断裂或脱层，应变变化由篡改另一封装层引起，篡改另一封装层释放第一应变封装层中的应变，从而增大衬底中的应变。篡改另一封装层导致衬底中的应变增大，这是因为篡改另一封装层有效地释放了第一应变封装层中的应力。篡改另一封装层引起第一应变封装层中的应力。因此，衬底可以因应变而弯曲，从而减小第一应变封装层中的应变。因此，衬底的应变(具体地在衬底的面向第一封装层的表面的应变)增大(但是与最初在第一封装层中存在的应变相反)，具有电子电路的衬底可以产生裂缝、针孔或甚至完全断裂，这可以禁用电子电路，从而可以防止在电子电路中存储的任何信息被黑客检索。备选地，释放的应变可以导致集成电路脱层，这也有效地禁用了电子电路。在第一应变封装层上提供另一封装层减小了衬底中的应变，因为在这种情况下第一应变封装层还给另一封装层施加应力。第一封装层施加的总应力分布在两个层上，从而施加到衬底的应力减小。该实施例涉及第二主要实施例组。

在根据本发明的集成电路的实施例中，另一封装层具有与第一应变封装层中的应变实质上相反方向的应变。如果另一封装层具有相对于第一封装层的相反应变，则上段中描述的效应更强。因此实现衬底中更大的应变减小。

在根据本发明的集成电路的实施例中，衬底的厚度处于20μm至100μm的范围中。除了其他因素以外，可以将衬底机械地分解(即，断裂)的简易性还取决于衬底的厚度。如果衬底变得太厚，则不再能那么容易地使衬底断裂。

在根据本发明的集成电路的实施例中，衬底具有空间变化的厚度以便于可控地使衬底断裂。提供具有空间变化的厚度的衬底使得能够控制衬底断裂的位置。在多数情况中，当衬底上第一应变封装层施加的应力超过特定最小值(特定最小值取决于多种因素)时，衬底将在衬底比周围部分薄的位置断裂。此外，预先存在的缺陷和预先设计的缺陷(裂缝和凹槽)使得可以在预先设计的位置产生裂缝并因此实现机械分解(即，断裂)。

在根据本发明的集成电路的实施例中，衬底在至少在一侧具有至少一个凹口或槽以便于使衬底断裂，凹口的位置被选择为与电子电路的位置相对应。该实施例的优点是，当衬底上第一应变封装层施加的应力超过特定最小值(特定最小值取决于多种因素，例如衬底厚度、衬底材料、封装层中的应变等等)时，衬底将在凹口的位置断裂。

在根据本发明的集成电路的实施例中，禁用装置还包括：i)导体，ii)完整性传感器，耦合至导体，用于感测导体的完整性的变化，其中机械分解对导体造成损坏，以及iii)另一禁用电路，被布置为接收表示导体完整性的信号，另一禁用电路耦合至电子电路以当感测到导体的完整性的变化时禁用电子电路。衬底的任何变形或开裂都可以在导体中产生裂缝或导致导体断开，可以使用该实施例来感测这种变形或开裂。因此该实施例的特征在于(通过感测)对集成电路的机械分解的有效检测。该实施例的特征还在于，将该检测用作禁用电子电路的触发。该实施例尤其适用于衬底的断裂不足以防止对电子电路中数据的访问的情况。

在根据本发明的集成电路的实施例中，导体集成在电子电路中。该实施例构成导体位置的第一变体。

在根据本发明的集成电路的实施例中，导体集成在第一应变封装层中。该实施例构成导体位置的第二变体。

在根据本发明的集成电路的实施例中，电子电路包括用于存储数据的一个或多个存储元件。诸如存储器元件之类的数据保留元件尤其易于遭受黑客的篡改方法。这种元件受益于根据本发明的集成电路所提供的篡改保护。

在根据本发明的集成电路的实施例中，禁用电路被布置为删除存储器元件中的数据。

在第二方面，本发明涉及一种制造集成电路的方法，该方法包括以下步骤：

i)提供集成在衬底上的电子电路，以及

ii)提供保护装置，其中该步骤包括以下子步骤：

a)在衬底的第一侧提供第一应变封装层，以及

b)提供禁用装置。

在根据本发明的方法的实施例中，提供禁用装置的子步骤包括：在第一应变封装层上提供另一封装层。

在根据本发明的集成电路的实施例中，使用分层流程来提供第一应变封装层和另一封装层。

在第三方面，本发明涉及一种包括根据本发明的集成电路的系统。许多系统可以受益于本发明的集成电路提供的篡改保护。

在实施例中，这种系统是从包括银行卡、智能卡、非接触式卡和RFID的组中选择的。

通过以下描述的实施例，本发明的这些和其他方面将是显而易见的，将参考以下描述的实施例来详细描述本发明的这些和其他方面。

附图说明

在附图中：

图1(a)至1(c)示出了根据本发明的第一组实施例的集成电路的三个变体；

图2(a)至2(c)示出了根据本发明的第二组实施例的集成电路的三个变体；

图3(a)至3(c)示出了图1(c)所示的集成电路的实施例的抗篡改机制；

图4(a)至4(c)示出了图1(c)所示的集成电路的实施例的抗篡改机制；

图5示出了嵌入两个聚酰亚胺封装层之间的25μm厚的集成电路，这合成了60μm厚的封装；

图6(a)和6(c)示出了在衬底的两侧使用两个聚合物薄膜的集成电路的双/侧分层方法；以及

图7(a)和7(b)示出了根据本发明的另一实施例的集成电路的两个变体。

具体实施方式

本发明提供对抗侵入式攻击技术的新篡改保护技术，该技术有助于领先于黑客。已知黑客一直在改进其攻击技术以从集成电路检索保密数据。黑客对具有诸如非易失存储器(ROM、EPROM、EEPROM、FLASH、MRAM等)等存储器元件的集成电路尤其感兴趣，这是因为这些集成电路常常包含用于加密目的的密钥或需要保护的其他数据。本发明提供的篡改保护技术可以有利地与已知的现有技术的篡改保护技术组合。这种组合可以导致甚至更高的保护水平。仅就那些并非不言自明的组合来进行这种程度的描述。

为便于详细实施例的讨论，以下限定一些术语。

贯穿本说明书，术语“封装层”是指在集成电路的封装阶段期间所做的层。该特征中不包括典型地提供在集成电路的金属化堆叠(金属化层堆叠)上的钝化层(例如氮化硅层)。在本发明中将钝化层看作是金属化堆叠的一部分。

贯穿本说明书，术语“应力”通常是指为了使本体应变或变形而施加的力或力系，术语“应变”应理解为应力产生的变形。这些定义与随后的示例一起示出。应变层是变形的层。这种变形导致应变层向上面提供有应变层的底层施加应力。如果该应力足够大，则该应力可以导致底层的应变。在现有技术中通常将术语“应力”和“应变”混用或替换使用，这使得有时很难适当理解理解现有技术。

贯穿本说明书，术语“互连层”应理解为“金属化层”或“金属层”的同义词。两个术语可替换使用并必须理解为包括导体(任何导电材料)的层、嵌入有导体的绝缘层、以及任何至下一层的通孔(＝触点)。这些术语对半导体技术领域的技术人员而言是熟知的。

贯穿本说明书，应广义地理解术语“衬底”。衬底可以在其正面元件(如晶体管、电容器、电阻器、二极管和电感器)处包括有源层，正面元件形成电子电路组件。衬底还可以包括可以布局在一个或多个互连层中的元件之间的互连。在图中，已经省略元件以便于理解本发明。在其中形成元件的有源层也可以称作半导体主体。半导体主体可以包括以下半导体材料和成分中的任何一种：硅(Si)、锗(Ge)、锗化硅(SiGe)、砷化镓(GaAs)以及其他III-V化合物(例如磷化铟(InP)、硫化镉(CdS))和其他II-VI化合物、或这些材料和成分的组合。有源元件可以一起形成电子电路。在任何情况中，有源元件的连接是通过互连层实现的。这些互连层具有由周围材料的介电常数所限定的寄生电容。半导体主体甚至可以包括至底层(如有源区表面的扩散区)的触点。

在本说明书中，半导体器件的“正面”被定义为半导体器件的上面有电路的一侧。同样，半导体器件的“背面”被定义为与正面相反的一侧。背面通常没有电路。然而，现有技术中的越来越趋于此方向的发展是明显的。在任何情况中，如果背面有电路，则这种电路可以也需要篡改保护。

图1(a)至1(c)示出了根据本发明的第一组实施例的集成电路的三个变体。在该组实施例中，目的是提供一种集成电路，该集成电路响应于检测到衬底中的应变变化而禁用电子电路。图1(a)示出了集成电路的第一变体。该变体包括集成在衬底5上的电子电路(未示出)。在衬底5上提供应变封装层10。第一应变封装层5的应变S1在与衬底5相平行的方向上。应变S1可以是压缩应变或拉伸应变。在图1(a)中，封装层10中的应变S1被示为压缩应变。通过补偿，一致地贯穿整个说明书以相同方式来图示应变方向。甚至可以为封装层10提供两个应变方向的组合，这意味着在一个位置处层10具有压缩应变，而在另一位置处层10具有拉伸应变。在衬底5(不必须是电子电路的一部分，但可以是电子电路的一部分)中提供有多个应变检测器20(但也可以只有一个)。

图1(a)的实施例工作如下。封装层10中的应变S1在衬底5上施加应力。如果集成电路设计合理，则该应力足够大并将(至少局部地)引起衬底5中相反的应变S2。衬底5中产生的应变S2很可能不是均匀的，即，会有应变梯度。可以通过弯曲衬底5来补偿应变梯度。因此，在离应变封装层10越远的位置(即，衬底5的背面)将产生越小的应变S3(或甚至根本没有应变)。这里，“设计合理”除了其他方面外还意味着：例如，封装层10和衬底5的厚度尺寸合适，以及封装层10的材料和应变的选择合适。说明书随后将给出关于合适尺寸的更多信息。“相反”应变的意思是“另一种类型的应变”，即，是拉伸应变而不是压缩应变，或是压缩应变而不是拉伸应变。当封装层10被篡改时，这几乎必然导致衬底5中产生的应变S2的变化。然后这种应变变化被至少一个应变检测器20检测到。然后可以使用该效应(应变变化检测)来触发擦除或破坏电子电路中的任何数据(即，密钥)的机制。

检测衬底5中应变变化的一个方法是通过监测衬底5中的电荷载流子迁移率。已知半导体材料中的应变的变化对电荷载流子迁移率有影响。因此检测电荷载流子迁移率的变化可以是应变变化的结果。电荷载流子迁移率的测量对于本领域技术人员而言是熟知的。以下参考涉及应变及其对电荷载流子迁移率的影响及其测量方式：

-S.E.Thompson，G.Sun，K.Wu，J.Lim和T.Nishida，Proceedingofthe IEDM Conference 2004，p.221-224，以及

-T.Ghani等，Proceeding of the IEDM Conference 2003，p.978-980。

上述两个文献的全部公开一并在此作为参考。

该组实施例中的封装层10可以包括诸如聚合物和陶瓷等的多种材料。这两个类别中存在许多选择。下表给出这两个材料类别的示例，还指定了哪些沉积技术可以用于沉积这些材料。

表1：备选封装层材料、示例和沉积工艺

图1(b)示出了集成电路的第二变体。仅就第二变体与第一变体的不同之处来论述该实施例。与第一变体的不同之处是，接着(第一)应变封装层10，在衬底5的背面提供第二应变封装层11。在该示例中第二应变封装层11具有与第一应变封装层10的应变S1相同的应变S4。该特征的结果是，在衬底5中产生的应变S2、S3将更均匀(衬底5中的应变梯度更小)。这更有利于集成电路的可靠性。该实施例更重要的优点是实现了两侧篡改保护。第二封装层11中的应变S4不必须与第一封装层10中的应变相同(事实上它们甚至可以是相反方向的)。然而，为了可靠性，它们最好相同或至少相当，使得衬底中的应力(和应变)更均匀。

图1(c)示出了集成电路的第三变体。仅就第三变体与其他变体不同之处来论述该实施例。与第二变体的不同之处是，围绕衬底5提供(第一)应变封装层10。该实施例的优点是，可以利用诸如分层、模封、汽相沉积、外延、浸涂等的技术来提供密封层。所有这些技术对本领域技术人员而言都是熟知的。可以通过在升高的温度下(或至少与工作温度不同的温度下)沉积来施加应变，当冷却(或变热)到室温时，薄膜将自动应变(由于衬底与封装层的热膨胀系数(CTE)不同)。还可以在分层工艺中通过蚀刻薄膜(箔)来施加应变。与应变的施加有关的更多信息可以在以下文献中找到：S.Ochiai等的“Thermallyand mechanically induced residual strain and strain tolerance of criticalcurrent in stainless steel-laminated Bi2223/Ag/Ag alloy compositeSuperconductors”，Supercond.Sci.Technol.21(2008)075009。该文献的全部公开一并在此作为参考。典型地，封装层材料是基于环氧树脂或硅树脂的，厚度在若干微米的量级上。

图2(a)至2(c)示出了根据本发明的第二组实施例的集成电路的三个变体。在该组实施例中，目的是提供一种集成电路，该集成电路在黑客篡改动作期间自动机械地分解。机械分解意味着集成电路在存在电子电路的位置或存在检测器和/或传感器的位置断裂或至少产生裂缝和/或针孔(即，破坏晶格结构)。贯穿本说明书，术语“机械分解”还可以由“物理分解”代替。

图2(a)提供了集成电路的第一变体。该变体包括集成在衬底5上的电子电路(未示出)。在衬底5上提供应变封装层10。第一应变封装层10的应变S 1在与衬底5相平行的方向上。应变S1可以是压缩应变或拉伸应变。在图2(a)中第一应变封装层具有压缩应变S1。在第一应变封装层10上提供另一封装层15。在该示例实施例中，该封装层15具有与第一封装层10的应变相反的应变S’。该封装层15不必须是相反地应变的层。然而，该另一封装层15的目的是补偿或遮蔽第一封装层10中的应变。提供具有相反应变S1’的另一封装层15提高了遮蔽或补偿效果。换言之，第一封装层10施加在衬底5上的应力(这可以至少在衬底的面向第一应变封装层10的表面上产生应变S2)减小(或者甚至可以消除)，这是因为另一封装层15在第一封装层10上施加了与第一封装层10施加在衬底5和另一封装层15上的应力相反的应力。提供具有相反应变的另一封装层15甚至提高了这种效果，这是由于另一封装层15对第一封装层施加的应力增大，使得施加给衬底的应力更小。衬底5中的应力减小导致衬底应变S2的减小。应力(从而应变)是封装中的关键因素。如果应力超过薄膜/衬底的机械强度，则材料将具有针孔和裂缝，这引起器件故障。因此也出于可靠性原因而将衬底上的应力(从而应变)保持在可接受水平内。这是图2的实施例的优点。

图2(a)的实施例工作如下。当篡改另一封装层15(即，层15中出现孔)时，这将导致第一应变封装层10的应变S1的释放。如果第一应变封装层10压缩地应变，则第一应变封装层10将开始在衬底5上局部地施加拉伸应力(或者拉伸应力将至少局部地变得更大)。当该应力足够大时，该应力将至少衬底5的面向第一封装层10的表面处产生应变S2。当应变S2(从而应变变化)足够大时，衬底5中的内部应力将产生裂缝和/或针孔并最终可以使衬底断裂。这种机械分解可以导致电子电路的禁用，从而保证防止电子电路中的任何数据受到黑客侵袭。

当第一应变封装层10中的应变是压缩应变时，衬底5的机械分解增强。在这种情况下，衬底5的面向第一应变封装层10的表面产生拉伸应变，这在IC的正面产生裂缝和/或针孔，IC的正面与被篡改的一侧是同一侧。当第一应变封装层10和衬底具有合适尺寸时，该机制工作良好。这里，合适尺寸的意思除了其他方面外还意味着：例如，为第一应变封装层10和衬底5选择正确的厚度，以及为第一应变封装层10选择正确的材料。说明书随后将给出关于合适尺寸的更多信息。衬底(就材料、缺陷、厚度等方面而言)的预处理是更重要的因素之一。

在第一应变封装层10具有拉伸应变的情况下，在衬底5的面向第一应变封装层10的表面引起压缩应变。因此，衬底可以弯曲(还是在层和衬底的合适尺寸的情况下)，这在衬底的另一侧产生拉伸应变。当应变足够大时，可以在背面产生裂缝和/针孔，最终衬底可以断裂。该机制比之前描述的机制更难。

可以作为本发明的目标的另一机械分解是具有弱粘合的层的脱层。这种脱层也可以有效地禁用电子电路。

图2(b)示出了集成电路的第二变体。将仅关于该第二变体与图2(a)的第一变体的不同之处来论述该实施例。与第一变体的不同之处是，接着(第一)应变封装层10和另一(应变)封装层15，在衬底5的背面提供第二应变封装层11，第二应变封装层11也覆盖有另一应变封装层16。在该示例中，第二应变封装层11具有与第一封装层10的应变S1相同的应变S4。该特征的结果是在衬底5中产生的应变将更均匀(衬底5中的应变梯度更小)。这更有利于集成电路的可靠性。该实施例的更重要的优点是实现了双侧篡改保护。第二封装层11中的应变S4不必须与第一封装层10中的应变相同(事实上它们甚至可以方向相反)。然而，为了可靠性，它们最好相同或至少相当，使得衬底中的应力(以及应变)更均匀。此外，为了在衬底5中获得更均匀(但更低)的应变，建议在衬底的背面提供另一应变封装层16，该另一应变封装层16具有与正面的另一应变封装层15的应变相同的应变，以在正面和背面获得相同的应变遮蔽效果。

图2(c)示出了集成电路的第三变体。将仅就该第三变体与其他变体的不同之处来论述该实施例。与第二变体的不同之处是，围绕衬底5提供(第一)应变封装层10和另一应变封装层15。使用图1(c)的描述中的已提到的技术更容易地制造这种结构。

图3(a)至3(c)示出了如图1(c)所示的集成电路的实施例的抗篡改机制。将比图1(c)的实施例稍微更详细地解释该功能。图3(a)示出了图1(c)的器件，图中仅示出了电子电路25的其他特定细节。此外，已经省略了一些其他细节以便于阅读附图。仅仅示出了一个应变检测器20以便于理解本发明。在实际设计中可以有任何个数的应变检测器20，个数等于一或大于一。电子电路25被布置为从应变检测器20接收表示应变变化的信号。在图3(a)中可以看出，在衬底5正面的表面处产生的应变实质上在集成电路上(在衬底5的表面上)是恒定的。

在图3(b)中示出了篡改尝试TA，其中在第一应变封装层10中产生了孔。在篡改尝试TA期间第一应变封装层10的局部去除立即对衬底中产生的应变S2造成影响。(在该具体示例中由第一封装层10中的压缩应变引起的)拉伸应变S2立即减小。这可以伴随着衬底5的微小弯曲(这里由衬底边缘上的箭头示出)。应变检测器20检测应变变化。

在图3(c)中应变检测器将信号RS发送给电子装置以触发电子电路25的禁用。

可以以多种方式做出这种禁用。一种方式是复位(由环绕电子电路25的虚线框示出)可以存在于电子电路25中的任何可能存储器元件(未示出)。为该目的，电子电路25还可以包括指定的禁用电路(未示出)。备选地，可以将禁用电路用作电子电路25外部的模块。禁用电子电路的另一方式是炸毁一些电阻丝。本领域技术人员可以容易地想到禁用电子电路25的其他方式。然而，所有这些禁用技术都不脱离权利要求限定的本发明的范围。在电子电路中的存储器元件是非易失存储器的一部分的情况下，可以使用指定的电源来擦除存储器。使用电源擦除这种存储器是公知的，参见例如US5,233,563和US2006/0124046A1。这两个文献的全部内容一并在此作为参考。本段落适用于由来自检测器的信号来启动禁用机制的所有实施例。

图4(a)至4(c)示出了如图2(c)所示的集成电路的实施例的抗篡改机制。将比图2(a)的实施例稍微更详细地解释该功能。图4(a)示出了图2(c)的器件，图中仅示出了电子电路25的其他特定细节。此外已经省略了一些其他细节以便于阅读附图。

在图4(b)中示出了篡改尝试TA，其中在另一应变封装层15中产生了孔。在篡改尝试TA期间另一应变封装层15的局部去除立即对衬底中产生的应变S2造成影响，这是因为，第一应变封装层10的应变S 1至少局部地被“释放”。因此，产生(在该具体事例中由第一封装层10中的压缩应变S 1引起的)拉伸应变S2。这可以伴随着衬底5的微小弯曲(这里由衬底5边缘上的箭头示出)。

在图4(c)中示出了在根据本发明合理设计衬底5、第一封装层10和另一封装层15的情况下会发生什么。当衬底5中由第一应变封装层引起的应变S2增大至足够高的水平时，可以在衬底5的正面形成裂缝和/或针孔33(这是由于衬底5的该部分中的拉伸应变S2)。在电子电路25的某位置上形成裂缝33的是一种禁用电子电路的方式。

本说明书中已经多次提到为了图2和图4的实施例的合适工作，必须根据本发明合理设计集成电路。贯穿本说明书，这些词语的意思是选择设计空间中的参数使得达到期望效果，即，衬底的机械分解。必须提到的是，设计空间是极端多维的，即，具有许多设计参数。尽管如此，上述多种设计参数也(很大程度地)彼此依赖。

技术人员知道如何选择参数从而达到期望效果。这里给出一些设计尺寸和选择的准则。总设计空间中最重要的参数是：

-衬底面积(面积越大，衬底越容易断裂)；

-衬底厚度(衬底越薄，衬底越容易断裂)；

-衬底材料和特性(材料选择对机械特性有巨大影响，机械特性例如是最大允许应力和应变极限，还包括先存缺陷和故意做出的缺陷)；

-第一封装层厚度(第一封装层材料的厚度越大，施加给衬底的应力越大)；

-第一封装层材料和特性(材料选择对诸如最大允许应力和应变极限等机械特性有巨大影响)；

-第一封装层中的应变(应变越大，在篡改尝试期间衬底越容易机械分解)；

-另一封装层厚度(另一封装层材料厚度越大，衬底中的应力/应变补偿效果越大)；

-另一封装层材料和特性(材料选择对诸如最大允许应力和应变极限等机械特性有巨大影响)；以及

-另一封装层中的应变(应变越大，衬底中的应变补偿效果越好)。关于应变的更多信息可以在以下网站中找出：

-http://en.wikipedia.org/wiki/Fracture toughness

-http://www.design.caltech.edu/Research/MEMS/siliconprop.html.

为所需应变给出一般值相对而言比较困难，这是由于这取决于许多前述的参数，并且还极大地取决于衬底，此外甚至更多地取决于衬底中先存缺陷的量。

上述准则还广泛地应用于图1和图3的实施例的设计。然而，在这些实施例中，要求不那么严格，唯一要求是衬底中的应变变化可以由应变检测器来检测。使衬底断裂可以需要更强的应力和更大的应变。

在图2和图4的集成电路的优选实施例中，(例如使用诸如化学机械研磨或化学蚀刻等的公知工艺)使衬底从背面变薄至20μm至100μm之间的范围。

图5(来源：校际微电子中心(IMEC))示出了嵌入两个聚酰亚胺封装层之间的25μm厚的集成电路，这合成了60μm厚的封装。在衬底5的第一侧提供第一聚酰胺封装层F1，在衬底5的相反的第二侧提供第二聚酰胺封装层F2。该示例中衬底5的厚度大约是25μm，聚酰胺封装层F1、F2每个的厚度大约是20μm，这合成60μm厚的封装。可以通过使用分层工艺来制造图5的封装集成电路。分层是现有技术已知的技术。例如，US6,823,919B2给出了单侧分层流程的清晰概述，US6,893,521B2给出了双侧分层流程的清晰概述。两个文献的全部公开一并在此作为参考。

有不同方式可以沉积具有应变的聚合物薄膜。通常由于薄膜与上面沉积有该薄膜的衬底之间的热膨胀不匹配而产生(聚合物)薄膜的残留应力(因此还有应变)。在封装中增加应力的一种方式是在升高的温度下涂覆封装层F1、F2。之后，在封装层F1、F2的冷却之后，封装层将收缩(CTE＞0)或膨胀(CTE＜0)，应变自动出现。备选地，尤其在分层工艺期间，可以在分层期间蚀刻封装层(即，聚合物薄膜)。这导致封装层发生拉伸应变。

典型地，封装内部的集成电路可以通过接合线和凸块连接至外部。这意味着接合线是在封装中增加应变之前或之后涂覆的。在第一种情况下，可以在接合焊盘上涂覆接合线(或凸块)并沉积应变封装层(在分层工艺中是不可以的)。为此，可以应用回流。回流也称作“底部填充”，是现有技术已知的技术，例如从US6,228,679中已知的技术。该文献的全部公开一并在此作为参考。在第二种情况下，可以在晶片级已经做出应变封装层的涂镀，之后(使用标准光刻法和干蚀刻法)将接合焊盘再次打开。在锯开晶片后，可以进行接合。

分层工艺对通过天线与外界通信的IC尤其有利。不需要封装层中有(接触)孔。

有多种不同方式可以在衬底上沉积应变层。本领域技术人员可以容易地想到许多备选步骤和工艺流程。认为所有这些变体都不脱离权利要求所限定的本发明的范围。尽管如此，制造根据本发明的集成电路的方法的有些实施例受到特别注意，因为它们具有比其他实施例更明显的优点。例如，图6(a)至6(c)示出了在衬底的两侧使用两个聚合物薄膜的集成电路的双侧分层方法。在图6(a)中是执行双侧分层的装置的示图。在第一输送辊集合RL1之间的衬底载体6上输送衬底5。其他运输筒RL2用于将第一封装层(薄膜)10和另一封装薄膜15实质上同时携带至衬底。如先前已经描述的，这种分层可以在升高的温度下进行，以在工作温度下产生残留应力/应变。还可以为第一封装层10和另一封装层15选择不同材料，以在封装层10、15中获得相反的残留应力(即，一种材料具有正CTE而另一种具有负CTE)。图6的制造方法的实施例的主要优点是同时将封装层10、15携带至衬底5，从而衬底中产生的任何应力从制造的一开始就较低。这对于集成电路的可靠性更有利。之后一起携带衬底5和封装层10、15，堆叠可以经历热压缩步骤以建立牢固封装。建议在所有情况中使用这种热压缩步骤，但尤其在压缩应变封装层的情况中使用。

在图6(b)的步骤中，在第一位置CT1和第二位置CT2切割堆叠，从而合成如图6(c)所示的封装。关于双侧分层流程的更多信息可以在US6,893,521B2中找出。

图7(a)和7(b)示出了根据本发明的另一实施例的集成电路的两个变体。这里描述的保护技术尤其适合于与图2和图4的实施例的组合。在这些先前实施例中，衬底5的机械分解可能不够大，以至于无法阻止对电子电路中的数据的访问。图7(a)和7(b)的实施例的目的是，即使在篡改尝试之后衬底仍然实质上完整，也阻止数据访问。图7(a)的变体包括具有如图2(c)一样的封装层10、15的衬底5。与图2(c)的不同之处是，现在衬底还包括导线CW，完整性传感器30感测导线CW。完整性传感器30被布置为感测导线CW中的任何断开。当导线CW放置于集成电路的互连堆叠中并覆盖衬底的特定面积时，可以检测到由篡改尝试引起的裂缝或针孔33，这是由于这种裂缝和针孔将至少导致导线CW的电阻的变化并且至多导致导线CW的断开。与图1和图3所描述的实施例类似，这种变化可以用作禁用电子电路(未示出)的触发。在此方面，图7(a)和7(b)的实施例与图1和图3的实施例具有某些相似性。可以以曲折结构的形式来提供导线CW以获得更大的保护面积。

图7(b)的变体与图7(a)的变体的不同之处在于，这里在第一封装层10中提供导线CW1。可以例如通过使用本领域技术人员熟知的丝网印刷技术将这种导线涂覆在第一封装层10中。用于丝网印刷的材料典型地是银、金、锡、铝和许多其他导电材料。备选地，喷墨印刷、电子束刻写法或标准光刻法可以用于使用这些材料在第一封装层中提供导线。导线CW1通过(至少两个)接合焊盘BP电连接至完整性传感器30。可以通过在丝网印刷之前蚀刻穿过第一封装层10的孔来获得与底部的接合焊盘的连接。可以以相同方式在衬底5的背面涂覆另一导线CW2。可以通过接合线或者甚至通过穿过衬底的孔来接触这种导线CW2。

图7(a)和7(b)的实施例的操作类似。对另一封装层15的篡改尝试所引起的任何裂缝、针孔可以导线CW、CW1、CW2的导致电阻变化甚至断开。实质上由完整性传感器30(可以简单地是电阻测量电路)检测到断开或电阻变化，这用于以说明书先前已经描述的方式触发禁用电子电路(未示出)。

根据本发明的集成电路的所有实施例实质上对存储在或存在于电子电路中的数据提供了备选篡改保护。第一主要实施例组涉及一种集成电路，其中，通过以下操作来获得篡改保护：检测由于篡改故意应变的封装层而引起的在衬底中产生的应变变化，并随后禁用电子电路，。第二主要实施例组涉及一种集成电路，其中，通过以下操作来获得篡改保护：设计应变封装层堆叠，使得在非篡改状态下封装层中的应变趋向于彼此补偿，并且使得在篡改集成电路期间释放底层封装层的应变，从而使集成电路机械分解并因此禁用电子电路。

本发明可以应用在多种应用领域中，例如用于智能卡、银行卡、非接触式卡和RFID。然而，本发明还可以用于更多的应用领域。基本上，本发明可以用于需要保护集成电路中的数据以防止例如黑客篡改的任何应用。

在不脱离权利要求所限定的本发明的范围的前提下，根据本发明的集成电路和系统可以有多种变体。这些变体例如涉及材料选择、层厚度、元件的空间布置等。此外，在根据本发明方法的实施例的制造集成电路的方法中，可以有许多变化。这些变化落入本领域技术人员的通常例程中且不脱离这里所公开的本发明的构思。尤其在提供封装层的方法中可以有许多变体，或者许多变体甚至可以在不远的将来实现。

另一变体涉及封装层的提供。贯穿说明书已经绘制了这些层使得这些层覆盖整个集成电路。这并不始终是需要的。因此，在所示实施例的变体中，仅在集成电路的一部分上提供封装层。只要在包含数据的电子电路的关键部分上提供封装层，就可以实现电子电路中数据的保护。

应注意，上述实施例说明而非限制本发明，在不脱离所附权利要求所限定的本发明的范围的前提下，本领域技术人员将能够设计出许多备选实施例。在权利要求中，括号中的任何附图标记不应被解释为限制权利要求。动词“包括”及其变形的使用并不排除存在除了在权利要求中所列元件或步骤以外的其他元件或步骤。可以利用包括若干不同元件的硬件来实现本发明，也可以利用合适地编程的计算机来实现本发明。在列举了若干装置的设备权利要求中，这些装置中的一些可以由同一项硬件来实现。在互不相同的从属权利要求中阐述特定措施并不表示不能有利地使用这些措施的组合。贯穿附图，相同参考数字或标记表示相似或相应的特征。

Claims (14)

1.一种集成电路，包括集成在衬底（5）上的电子电路（25），还包括用于保护电子电路的保护装置，保护装置包括：ⅰ）第一应变封装层（10），提供在衬底（5）的第一侧，其中第一应变封装层（10）具有在与衬底（5）的面向所述第一应变封装层（10）的表面平行的方向上的应变（S1），以及ⅱ）禁用装置，被布置为在衬底（5）中的应变变化的控制下至少部分地禁用电子电路（25）。

2.如权利要求1所述的集成电路，其中，禁用装置包括：ⅰ）至少一个应变检测器（20），用于检测衬底（5）中的应变变化；以及ⅱ）禁用电路，被布置为从应变检测器（20）接收表示应变变化的信号，禁用电路耦合至电子电路（25）以当检测到衬底（5）中应变变化时禁用电子电路（25）。

3.如权利要求1或2所述的集成电路，其中，保护装置还包括：第二应变封装层（11），提供在衬底（5）的与第一侧相反的第二侧，其中第二应变封装层（11）具有与第一应变封装层（10）中的应变（S1）实质上相同方向的应变（S4）。

4.如权利要求1或2所述的集成电路，其中，第一应变封装层（10）和/或第二应变封装层（11）包括聚合物或陶瓷材料。

5.如权利要求1或2所述的集成电路，其中，禁用装置还包括：另一封装层（15），提供在第一应变封装层（10）上，被布置为减小由第一应变封装层（10）引起的衬底（5）中的应变（S2），其中，衬底（5）以及第一应变封装层（10）和另一封装层（15）被配置为在衬底（5）中应变变化下将集成电路机械分解，其中，应变变化由篡改另一封装层（15）引起，篡改另一封装层释放第一应变封装层（10）中的应变（S1），从而增大衬底（5）中的应变（S2）。

6.如权利要求5所述的集成电路，其中，另一封装层（15）具有与第一应变封装层（10）中的应变（S1）实质上相反方向的应变（S1’）。

7.如权利要求5所述的集成电路，其中，衬底（5）具有空间变化的厚度以便于可控地使衬底（5）断裂。

8.如权利要求7所述的集成电路，其中，衬底（5）至少在一侧具有至少一个凹口或槽以便于使衬底（5）断裂，其中，凹口的位置被选择为与电子电路（25）的位置相对应。

9.如权利要求5所述的集成电路，其中，禁用装置还包括：ⅰ）导体（CW、CW1、CW2），ⅱ）完整性传感器（30），耦合至导体（CW、CW1、CW2），用于感测导体（CW、CW1、CW2）的完整性的变化，其中机械分解对导体（CW、CW1、CW2）造成损坏，以及ⅲ）另一禁用电路，被布置为接收对导体（CW、CW1、CW2）的完整性加以表示的信号，所述另一禁用电路耦合至电子电路（25）以当感测到导体（CW、CW1、CW2）的完整性的变化时禁用电子电路（25）。

10.一种制造如权利要求1所述的集成电路的方法，所述方法包括以下步骤：

ⅰ）提供集成在衬底（5）上的电子电路（25），以及

ⅱ）提供保护装置，其中该步骤包括以下子步骤：

a）在衬底（5）的第一侧提供第一应变封装层（10），使第一应变封装层（10）具有在与衬底（5）的面向所述第一应变封装层（10）的表面平行的方向上的应变（S1），以及

b）提供禁用装置，使禁用装置在衬底（5）中的应变变化的控制下至少部分地禁用电子电路（25）。

11.如权利要求10所述的方法，其中，提供禁用装置的子步骤包括：在第一应变封装层（10）上提供另一封装层（15）。

12.如权利要求11所述的方法，其中，使用分层流程提供第一应变封装层（10）和另一封装层（15）。

13.一种系统，包括如权利要求1至9中任一项权利要求所述的集成电路。

14.如权利要求13所述的系统，其中，所述系统是从包括银行卡、智能卡、非接触式卡和RFID的组中选择的。