CN102064875B - 一种新型的数字化信标接收装置 - Google Patents

Abstract

本发明公开了一种新型的数字化信标接收装置，该接收机既可作为传统意义上的信标接收机又可作为简易的频谱分析仪使用。它由滤波器、射频开关、模拟源、放大器、混频处理、数字解调单元、电源等部件组成，它通过数字解调单元控制射频开关、混频处理单元把模拟源自检信号或输入射频信号变频到基带、再通过数字信号处理算法获得信标信号的对数功率、信噪比以及宽带载波信号的功率谱数据。本发明相对传统的信标接收机具有通用性好、集成化程度高、硬件简单、成本低廉、性能稳定可靠、调试简单等特点，特别适合用来制作天线伺服跟踪系统中的信标接收机或简易频谱分析仪。

Description

一种新型的数字化信标接收装置

技术领域

本发明涉及通信领域的一种新型的数字化信标接收装置，特别适合用来制作天线伺服跟踪系统中的信标接收机或简易频谱分析仪。

背景技术

在卫星通信出现信道中断、通信不畅时通常需要频谱分析仪来检查天线是否对准卫星、通信载波是否受到干扰等问题，然而，频谱分析仪的价格非常昂贵，一般卫星通信地球站没有配备该仪器，而是采用信标接收机配合伺服控制设备实现对星功能。信标接收机主要是检测输入信标信号的功率并转换为直流信号，提供给伺服控制设备闭环对星。当前天线伺服跟踪系统中的信标接收机的检测部分通常采取模拟电路形式的超外差锁相环提取信标载波进行相干解调的方案，或者是用锁频环加功率检波的方案，要求输入信号的信噪比比较高。由于采用大量模拟电路，锁相环采用部分数字器件，其电路复杂，分离器件多，调试工作量大，其温度稳定性较差，不利于批量生产和小型化设计。

发明内容

本发明的目的在于避免上述背景技术中的不足之处而提供一种即可用于信标接收机又可用于简易频谱分析仪、基于数字信号处理的信标接收装置，本发明还具有集成化程度高、体积小、制造和调试简单、性能稳定可靠、通用性好等特点。

本发明的目的是这样实现的：它包括滤波器1、射频开关2、模拟源3、放大器4和电源7，其特征在于：还包括混频处理5和数字解调单元6；其中外接射频信号A输入滤波器1入端1脚，滤除带外杂散后由滤波器1出端2脚连接到射频开关2入端1脚；模拟源3出端1脚输出自检信号到射频开关2入端2脚；射频开关2入端4脚在数字解调单元6出端4脚的控制下选择一路射频信号由射频开关2出端3脚输出到放大器4入端1脚；模拟源3入端2脚并联到数字解调单元6出端4脚，在射频开关2选择输入的射频信号A时关断模拟源3输出自检信号；放大器4出端2脚连接到混频处理5入端1脚，混频处理5入端4脚在数字解调单元6出端5脚的频率控制信号控制下完成射频信号到基带的混频处理，混频处理5出端3脚输出基带信号到数字解调单元6入端1脚；在计算信标信号的对数功率、信噪比以及宽带载波信号的功率谱数据后由数字解调单元6出端3脚输出到出入端口B；数字解调单元6出端2脚连接混频处理5入端2脚实现变频链路的增益控制；电源7入端1脚与出入端口C连接，电源7出端2、3脚与各部件相应电源端并接。

本发明还可以通过以下措施达到：

本发明数字解调单元6包括第一至第二低通滤波器8、9、第一至第二放大器10、11、晶振12、电源及复位电路13、滤波及放大电路14、接口电路15和数字信号处理器16；其中晶振12出端1脚输出的同步信号进入数字信号处理器16入端1脚的时钟模块Clock，基于锁相环PLL的时钟模块Clock提供数字信号处理器16各模块所需的定时时钟；电源及复位电路13监测数字信号处理器16使用的各路电源电压以便在电压非正常时产生复位信号，其出端1脚输出的复位信号进入数字信号处理器16入端4脚的看门狗Watchdog模块；数字信号处理器16出端5脚的通用输入输出端口GPIO通过连接到射频开关2入端4脚和模拟源3入端2脚控制射频开关2输出射频信号A或自检信号，同时在选择射频信号A时关断模拟源3输出自检信号；混频处理5正交混频得到的I、Q基带信号分别输入到第一至第二低通滤波器8、9入端1脚；数字信号处理器16的中央处理器CPU根据预定算法配置A/D的采样速率并通过其出端5脚的通用输入输出端口GPIO控制第一至第二低通滤波器8、9入端2脚完成输入信号在特定采样速率下的抗混叠滤波，将滤波后的I、Q基带信号分别输入第一至第二放大器10、11入端1脚，I、Q基带信号幅度放大后分别由第一至第二放大器10、11出端2脚输入到数字信号处理器16入端2脚和3脚的模数转换器A/D，模数转换器A/D在数字信号处理器16的高速时钟同步下完成对输入I、Q基带信号特定采样速率下的模数转换，数字信号处理器16的RAM数据区E或RAM数据区F用来存储数据，模数转换器A/D转换得到的数字信号不间断的存储到RAM数据区E或RAM数据区F，实现接收数据的不间断接收和处理；数字信号处理器16的片内FLASH数据区用来存储程序和数据，在数字信号处理器16上电时把时间关键代码、FLASH控制奇存器和中断向量从片内FLASH数据区拷贝到RAM数据区以实现数字信号处理器16从FLASH启动初始化及代码的最大性能，数字信号处理器16的中央处理器CPU根据预定算法计算的频率控制信号通过出端9脚的串行接口SerialInterface连接混频处理5入端4脚控制射频信号到基带的混频处理，数字信号处理器16的中央处理器CPU通过出端6脚的脉宽调制PWM及滤波及放大电路14将解调出的功率信号转换成模拟直流电压，由滤波及放大电路14出端1脚连接混频处理5入端2脚实现变频链路的增益控制，由滤波及放大电路14出端2脚输出模拟电压到出入端口B实现与传统信标接收机兼容，数字信号处理器16出端7脚的串行通信接口SCI和出端8脚的控制区域网络CAN分别连接接口电路15入端1脚和2脚，由接口电路15出端3脚连接到出入端口B，实现功率信号和信噪比信号的输出和控制信息的输入。

本发明混频处理5包括小数分频频综17、变压器18、第三至第六低通滤波器19、20、22、23和正交解调器21；其中晶振12出端2脚输出的同步信号进入小数分频频综17入端3脚，为小数分频频综17的锁相环路提供参考基准；数字信号处理器16的中央处理器CPU根据预定算法计算的频率控制信号通过出端9脚的串行接口SerialInterface连接小数分频频综17入端1脚控制小数分频频综17产生所需要频率的本振信号，小数分频频综17出端2脚输出的本振信号进入变压器18入端1脚实现单端到差分的变换，差分本振信号由变压器18出端3脚和2脚分别输出到低通第三低通滤波器19和第四低通滤波器20入端1脚；差分本振信号滤波后由第三低通滤波器19和第四低通滤波器20出端2脚分别进入正交解调器21入端1脚和2脚的分相器Phase Splitter分成2路正交的差分本振信号；放大器4出端2脚输出到正交解调器21入端3脚RF In的射频信号与两路正交的差分本振信号在两个双平衡吉尔伯特混频器Gilbert Mixer中正交混频；正交解调器21出端4脚和5脚的吉尔伯特混频器Gilbert Mixer输出的I、Q基带信号分别进入第五低通滤波器22和第六低通滤波器23的入端1脚，滤波后分别进入正交解调器21的入端6脚和7脚的基带放大器Baseband Amp进行基带放大；正交解调器21出端8脚和9脚输出I、Q基带信号分别到第一低通滤波器8和第二低通滤波器9入端1脚进行模数变化前的抗混叠滤波；由滤波及放大电路14出端1脚连接正交解调器21入端10脚的增益控制Gain Control模块实现变频链路的增益控制。

本发明与背景技术相比具有如下优点：

1.本发明采用以大规模数字集成电路为基础的数字解调单元6代替以小规模集成电路为基础的模拟解调装置，具有集成化程度高、体积小、制造与调试简单、性能稳定可靠的特点。

2.本发明采用基于正交解调的直接下变频技术的混频处理5代替传统的超外差接收，电路结构简洁，极大地降低信标接收装置的功耗、体积和成本。

2.本发明电路具有硬件通用的显著特点，硬件设计既可以用于信标接收机也可以用于简易频谱分析仪，因此通用性好。

附图说明

图1是本发明实施例的电原理方框图。

图2是本发明实施例的数字解调单元6的电原理方框图。

图3是本发明实施例的混频处理5的电原理方框图。

具体实施方式

参照图1、图2、图3，本发明包括滤波器1、射频开关2、模拟源3、放大器4、混频处理5、数字解调单元6、电源7。图1是本发明实施例的电原理方框图，实施例按图1连接线路，其滤波器1根据应用频段不同(L或S频段)采用不同频段的市售介质滤波器作为滤波器，其作用是滤除带外杂散信号，同时防止后续链路放大器饱和。射频开关2采用市售砷化镓单刀双掷开关HMC336制作，其作用是将在数字解调单元6的控制下选择射频信号A或自检信号输出。模拟源3采用市售集成VCO的宽带频综ADF4350制作，其作用是提供模拟射频信号用于设备自检。放大器4其作用是对射频信号进行幅度放大以满足混频处理5正交混频的电平要求，实施例采用两级市售单片集成砷化镓放大器SBB-4089级联形式制作，以提供足够的增益。电源7采用市售开关电源调整器LT3508、线性稳压器LM1117、二极管MMSD4148、MBR140制作，其作用是提供各级部件直流工作电压。

本发明数字解调单元6的主要作用包括从输入模拟I、Q基带信号中解调出载波信号功率、信噪比并输出，在信标接收机中提供频率、功率控制信号和开关切换信号。它包括低通滤波器8、9、放大器10、11、晶振12、电源及复位电路13、滤波及放大电路14、接口电路15、数字信号处理器16，图2是本发明数字解调单元6的电原理方框图，实施例按图2连接线路。其中低通滤波器8、9其作用是滤除输入信号中对A/D采样造成混叠的频率部分，另外还可以提高输入到A/D信号的信噪比，实施例采用市售的线性相位有源低通滤波器LTC1569-7制作。放大器10、11作用是在模数转换器A/D前对I、Q基带信号进行幅度放大，并提供低通滤波器8、9与数字信号处理器16的模数转换器A/D之间的参考电平匹配，实施例采用市售的AD8662芯片制作。晶振12作用是提供数字信号处理器16各模块、混频处理5所需的定时时钟，实施例采用市售的温补晶体振荡器T75B-GCAD-20.0MHz和驱动门电路74-LVC2G14制作。电源及复位电路13作用是为数字信号处理器16提供各种直流电压，并监测各路电源电压以便在电压非正常时产生复位信号，复位信号输入数字信号处理器16的看门狗Watchdog模块使数字信号处理器16产生复位，实施例采用市售的电压调整器TPS767D318和门电路74LVC1G57制作。滤波及放大电路14实施例采用市售的AD822芯片制作，其作用是接在数字信号处理器16的脉宽调制PWM模块，PWM模块根据解调出的载波功率输出相应的PWM波形，经滤波及放大电路14低通滤波后转换成模拟直流电压，一路输出作为混频处理5的正交解调器的增益控制信号，一路输出作为接收信标信号对数功率输出，实现与传统信标接收机兼容。接口电路15实施例采用市售的串口收发器MAX3160芯片和CAN总线收发器SN65HVD230芯片制作，其作用是连接数字信号处理器16的SCI模块和CAN模块与出入端口B实现接口电平转换，为数据输出和控制输入提供RS232/RS485串口及CAN总线接口。数字信号处理器16实施例采用市售的TMS320F2809芯片配置而成，其作用是数字解调单元6的核心，主要功能包括接收模拟I、Q基带信号进行模数转换、从数字I、Q基带信号中解调出所需数据、通过SCI和CAN接口输出解调数据、控制射频开关2选择输入信号、输出频率控制信号和增益控制信号控制混频处理5的频综输出本振频率及变频链路增益。

本发明混频处理5的主要作用包括产生小步进本振信号把射频信号直接下变频到基带I、Q信号，并实现变频链路的增益调整，提高信标接收装置的动态范围。它包括小数分频频综17、变压器18、低通滤波器19、20、22、23、正交解调器21，图3是本发明混频处理5的电原理方框图，实施例按图3连接线路。其中小数分频频综17其作用是在应用频段内产生所需预定频率的小步进本振信号，供正交解调器21直接下变频用，实施例采用市售的集成VCO的宽带小数分频频综RS2051芯片制作。变压器18其作用是将单端本振信号转换成差分本振信号，实施例采用市售的巴伦TC4-19+制作。低通滤波器19、20其作用是滤除差分本振信号的杂散信号和谐波成分，为正交解调器21提供纯净的本振信号，实施例根据应用频段不同(L或S频段)采用不同频段的市售陶瓷滤波器制作。低通滤波器22、23其作用是在正交解调器21正交解调后滤除杂散信号，同时防止正交解调器21的基带放大器Baseband Amp饱和，实施例采用集总参数设计的巴特沃斯低通滤波器制作。正交解调器21其作用是把输入的差分本振信号分成2路正交的差分本振信号与射频信号正交混频得到I、Q基带信号并提供基带增益放大，同时增益控制Gain Control模块在数字信号处理器16经滤波及放大电路14的控制下，调整增益使输入到数字信号处理器16的模数转换器A/D的模拟I、Q基带信号在模数转换器A/D的最佳转换电平范围内，实施例采用市售的AD8347芯片制作。

本发明的简要工作原理如下：

设输入射频信号为u₁(t)：

u₁(t)＝Acos(ω_ct)            (1)

其中A为和信号振幅，ω_c为射频信号角频率。

经过滤波器1、射频开关2、放大器4、正交解调器21、低通滤波器22、23、8、9、放大器10、11等模块滤波、放大、变频、滤波后，得到的I、Q基带信号形式为：

$\left\{\begin{array}{c}{u}_I\left(t\right)=\mathrm{bA}\cos \left({\mathrm{\ω}}_{0}t\right)\\ u_Q\left(t\right)=\mathrm{bA}\sin \left({\mathrm{\ω}}_{0}t\right)\end{array}\right.---\left(2\right)$

其中b为信道总增益，ω₀为基带信号角频率。

设当前模数转换器A/D转换得到的I、Q数字信号不间断的存储到RAM存储器的2×2ⁿ点数据接收区E(包括2ⁿ点I数据和2ⁿ点Q数据)，同时CPU对RAM存储器的2×2ⁿ点数据区F中已经接收到的数据进行信号解调处理，在数据区F的数据处理完成和输出后等待数据区E接收完2×2ⁿ点数据，在数据区E接收完2×2ⁿ点数据的同时转为将模数转换器A/D转换得到的数据存储到数据区F，同时启动对数据区E的数据进行信号解调处理，如此循环进行实现信号的不间断接收和处理。

在信标接收机模式中，将每次采样得到的2ⁿ点I数据和2ⁿ点Q数据合成2ⁿ点复数据后进行加窗，然后进行2ⁿ点复数快速付立叶变换(CFFT)，根据特定算法可以从CFFT结果中求出信标信号功率P_s以及噪声平均功率谱密度P_n。

信标信号的信噪比S/N为：

$S/N=10\log \left(\frac{P_s}{P_n}\right)\left(\mathrm{dBc}/\mathrm{Hz}\right)---\left(3\right)$

设滤波器1、射频开关2、放大器4、低通滤波器22、23、8、9、放大器10、11及数字信号处理器16的加窗、CFFT的增益之和其总增益为固定值xdB，设正交解调器21的Gain Control模块设置的变频链路增益值为ydB，则输入信标信号功率P_in为：

P_in＝10logP_s-x-y  (dBm)             (4)

在简易频谱分析仪模式中，采用扫频的方式分别对各频率点k(k＝1，2，…，N)的I、Q数据进行滤波，然后计算相应的功率，如式(5)所示，最后得到一组2×N的向量数据，代表N点连续频率点的功率。根据不同分辨率要求可以调整扫频的步距和模数转换后对2ⁿ点I数据和2ⁿ点Q数据进行带通滤波的滤波器带宽。

P_k＝10log(I_k ²+Q_k ²)(dBm)       (5)

本发明的实施例安装结构如下：100×80mm²的屏蔽盒体采用上、下双层结构，通过电路板上的通孔将其夹在中间，其中安装在屏蔽盒体下层的滤波器1、射频开关2、模拟源3、放大器4、混频处理5安装在一块93×75mm²的4层印制板上，采用多槽区结构；安装在屏蔽盒体上层的数字解调单元6和电源7安装在一块93×73mm²的6层印制板上，顶层和底层为信号层，安装元器件，中间层为三层内电层和一层信号走线层，三层内电层包括数字地、模拟地分离的大面积接地层和两层隔离的电源层。输入射频信号端口A采用一个SMA-F电缆头连接，输入输出端口B通过一个JL24-12型的电缆连接器连接，电源输入端口C通过穿心电容CT52-2-63V-332连接。该结构既可实现电磁信号的空间隔离，又方便射频信号的就近接地端，再通过上、下盖板实现结构的密封，避免了射频信号在机箱内部的相互干扰。

Claims (1)

1.一种新型的数字化信标接收装置，它包括滤波器(1)、射频开关(2)、模拟源(3)、放大器(4)和电源(7)，其特征在于：还包括混频处理(5)和数字解调单元(6)；其中外接射频信号A输入滤波器(1)入端1脚，滤除带外杂散后由滤波器(1)出端2脚连接到射频开关(2)入端1脚；模拟源(3)出端1脚输出自检信号到射频开关(2)入端2脚；射频开关(2)入端4脚在数字解调单元(6)出端4脚的控制下选择一路射频信号由射频开关(2)出端3脚输出到放大器(4)入端1脚；模拟源(3)入端2脚并联到数字解调单元(6)出端4脚，在射频开关(2)选择输入的射频信号A时关断模拟源(3)输出自检信号；放大器(4)出端2脚连接到混频处理(5)入端1脚，混频处理(5)入端4脚在数字解调单元(6)出端5脚的频率控制信号控制下完成射频信号到基带的混频处理，混频处理(5)出端3脚输出基带信号到数字解调单元(6)入端1脚；在计算信标信号的对数功率、信噪比以及宽带载波信号的功率谱数据后由数字解调单元(6)出端3脚输出到出入端口B；数字解调单元(6)出端2脚连接混频处理(5)入端2脚实现变频链路的增益控制；电源(7)入端1脚与出入端口C连接，电源(7)出端2、3脚与各部件相应电源端并接； 

数字解调单元(6)包括第一至第二低通滤波器(8、9)、第一至第二放大器(10、11)、晶振(12)、电源及复位电路(13)、滤波及放大电路(14)、接口电路(15)和数字信号处理器(16)；其中晶振(12)出端1脚输出的同步信号进入数字信号处理器(16)入端1脚的时钟模块Clock，基于锁相环PLL的时钟模块Clock提供数字信号处理器(16)各模块所需的定时时钟；电源及复位电路(13)监测数字信号处理器(16)使用的各路电源电压以便在电压非正常时产生复位信号，其出端1脚输出的复位信号进入数字信号处理器(16)入端4脚的看门狗Watchdog模块；数字信号处理器(16)出端5脚的通用输入输出端口GPIO通过连接到射频开关(2)入端4脚和模拟源 (3)入端2脚控制射频开关(2)输出射频信号A或自检信号，同时在选择射频信号A时关断模拟源(3)输出自检信号；混频处理(5)正交混频得到的I、Q基带信号分别输入到第一至第二低通滤波器(8、9)入端1脚；数字信号处理器(16)的中央处理器CPU根据预定算法配置A/D的采样速率并通过其出端5脚的通用输入输出端口GPIO控制第一至第二低通滤波器(8、9)入端2脚完成输入信号在特定采样速率下的抗混叠滤波，将滤波后的I、Q基带信号分别输入第一至第二放大器(10、11)入端1脚，I、Q基带信号幅度放大后分别由第一至第二放大器(10、11)出端2脚输入到数字信号处理器(16)入端2脚和3脚的模数转换器A/D，模数转换器A/D在数字信号处理器(16)的高速时钟同步下完成对输入I、Q基带信号特定采样速率下的模数转换，数字信号处理器(16)的RAM数据区E或RAM数据区F用来存储数据，模数转换器A/D转换得到的数字信号不间断的存储到RAM数据区E或RAM数据区F，实现接收数据的不间断接收和处理；数字信号处理器(16)的片内FLASH数据区用来存储程序和数据，在数字信号处理器(16)上电时把时间关键代码、FLASH控制寄存器和中断向量从片内FLASH数据区拷贝到RAM数据区以实现数字信号处理器(16)从FLASH启动初始化及代码的最大性能，数字信号处理器(16)的中央处理器CPU根据预定算法计算的频率控制信号通过出端9脚的串行接口Serial Interface连接混频处理(5)入端4脚控制射频信号到基带的混频处理，数字信号处理器(16)的中央处理器CPU通过出端6脚的脉宽调制PWM及滤波及放大电路(14)将解调出的功率信号转换成模拟直流电压，由滤波及放大电路(14)出端1脚连接混频处理(5)入端2脚实现变频链路的增益控制，由滤波及放大电路(14)出端2脚输出模拟电压到出入端口B实现与传统信标接收机兼容，数字信号处理器(16)出端7脚的串行通信接口SCI和出端8脚的控制区域网络CAN分别连接接口电路(15)入端1脚和2脚，由接口电路(15)出端3脚连接到出入端口B，实现功率信号和信噪比信号的输出和控制信息的输入； 

混频处理(5)包括小数分频频综(17)、变压器(18)、第三至 第六低通滤波器(19、20、22、23)和正交解调器(21)；其中晶振(12)出端2脚输出的同步信号进入小数分频频综(17)入端3脚，为小数分频频综(17)的锁相环路提供参考基准；数字信号处理器(16)的中央处理器CPU根据预定算法计算的频率控制信号通过出端9脚的串行接口Serial Interface连接小数分频频综(17)入端1脚控制小数分频频综(17)产生所需要频率的本振信号，小数分频频综(17)出端2脚输出的本振信号进入变压器(18)入端1脚实现单端到差分的变换，差分本振信号由变压器(18)出端3脚和2脚分别输出到低通第三低通滤波器(19)和第四低通滤波器(20)入端1脚；差分本振信号滤波后由第三低通滤波器(19)和第四低通滤波器(20)出端2脚分别进入正交解调器(21)入端1脚和2脚的分相器Phase Splitter分成2路正交的差分本振信号；放大器(4)出端2脚输出到正交解调器(21)入端3脚RF In的射频信号与两路正交的差分本振信号在两个双平衡吉尔伯特混频器Gilbert Mixer中正交混频；正交解调器(21)出端4脚和5脚的吉尔伯特混频器Gilbert Mixer输出的I、Q基带信号分别进入第五低通滤波器(22)和第六低通滤波器(23)的入端1脚，滤波后分别进入正交解调器(21)的入端6脚和7脚的基带放大器Baseband Amp进行基带放大；正交解调器(21)出端8脚和9脚输出I、Q基带信号分别到第一低通滤波器(8)和第二低通滤波器(9)入端1脚进行模数变化前的抗混叠滤波；由滤波及放大电路(14)出端1脚连接正交解调器(21)入端10脚的增益控制Gain Control模块实现变频链路的增益控制。 

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