CN102055342B - Llc变换器同步fet控制器及其操作方法 - Google Patents

Abstract

提供了一种操作功率变换器的方法。该方法包括：在检测到在整流FET中出现激活体二极管导通电流时，激活整流FET。该方法为相应的主FET产生激活信号。该方法进一步包括在接收到去激活信号时将相应的整流FET去激活。然后该方法进一步包括然后在将去激活信号延迟后，将相应的主FET延迟，其中该延迟减小了相应的整流FET的去激活体电流的导通时间。该方法进一步包括：产生去激活信号，并在接收到去激活信号时将相应的整流FET延迟，并且在将去激活信号延迟后将所述主FET去激活。该延迟减小了相应的整流FET的去激活体电流的导通时间。

Description

LLC变换器同步FET控制器及其操作方法

技术领域

本发明通常涉及一种同步功率变换器，更具体地，涉及同步功率变换器副侧(secondaryside)的整流定时(timing)。

背景技术

同步功率变换器是功率变换策略和系统的日益重要的部分。由于与其相关的各种优点而越来越引起注意的一种类型的功率变换器是“电感电感电容”变换器(“LLC变换器”)。例如，请参看Yang所著的“TopologyInvestigationforFrontEndDC/DCPowerConversionforDistributedPowerSystem”，VirginiaPolytechnicInstituteandStateUniversity，2003，在此通过引用将其整体并入。

然而，在传统LLC变换器的使用中存在一些缺点。这些缺点可能包括在整流循环期间各种晶体管的实质性的“体二极管导通损耗”。例如，授予Sun等的名称为“LLCSeriesResonantConverterandtheDrivingMethodfortheSynchronousRectificationPowerSwitchesThereof”的美国专利No.7184280，其一般性地说明了具有晶体管的LLC变换器，其中晶体管具有显著的体二极管导通。

因此，本领域需要至少解决了一些上述缺点的LLC变换器。

发明内容

为了解决现有技术的上面讨论的缺点，本发明的一方面提供一种同步场效应晶体管(FET)功率控制器，其包括第一整流FET。该方面进一步提供耦合到第一整流FET的第一驱动器。第一驱动器被配置为：(a)如果第一驱动器感测到第一整流FET的激活体二极管导通电流，则激活第一整流FET，以及(b)如果第一驱动器接收到第一去激活(deactivation)信号，则将第一整流FET去激活。该方面进一步提供第一主FET，通过第一去激活信号的延迟来将其去激活。在该方面中，该延迟减小了第一整流FET的去激活体二极管导通电流的导通时间的持续时间。

在另一方面，提供了一种用于操作功率控制器的方法。该方法包括：在检测到整流FET中出现的激活体二极管导通电流时，激活整流FET。该方法进一步包括为相应的主FET产生激活信号。该方法进一步包括在接收到去激活信号时将相应的整流FET去激活。然后该方法进一步包括在将去激活信号延迟后，将相应的主FET去激活，其中该延迟减小了相应的整流FET的去激活体电流的导通时间。该方法进一步包括产生去激活信号，以及在接收到去激活信号后将相应的整流FET去激活，并且在将去激活信号延迟后将所述主FET去激活。该延迟减小了相应的整流FET的去激活体电流的导通时间。

在另一方面，提供了一种功率变换器。该功率变换器包括多个主FET。该方面提供了耦合到所述多个主FET的第一主电感器和主电容器，以及耦合到主电容器的变压器。该方面进一步提供了耦合到变压器以及第一和第二驱动器的多个整流FET，第一和第二驱动器中的每个耦合到所述多个整流FET的相应整流FET。每个驱动器被配置为：a)如果驱动器感测到它的耦合的整流FET的激活体二极管导通电流，则激活它的相应耦合的整流FET，以及(b)如果驱动器接收到去激活信号，则将它的耦合的整流FET去激活。主FET每个通过相应的去激活信号的延迟被去激活。所述延迟每个都减小了第一和第二整流FET的去激活体二极管导通电流的导通时间的持续时间。

前面已经概要说明了本发明的一些方面和实施例，以使得本领域技术人员能更好理解下面的对本发明的详细说明。在下文中将描述形成本发明的权利要求的主题的其它方面和实施例。本领域技术人员应当理解，他们能够容易地使用所公开的诸方面和实施例，作为设计或修改用于执行本发明的相同目的的其它结构的基础。本领域技术人员还应当认识到，这些等同结构并未脱离本发明的范围。

附图说明

为了更完整地理解本发明，现在参考下面结合附图的描述，在附图中：

图1是根据本发明原理构造的LLC变换器的一个实施例的图；

图2是根据本发明原理构造的用于与图1的LLC变换器一起采用的驱动器电路的一个实施例的图；

图3A-3B示出了根据本发明原理构造的图1的LLC变换器的时序图的实例；

图4示出了根据本发明原理构造的图1的LLC变换器的使用方法的一个实施例的流程图。

具体实施方式

总的来说，本公开认识到控制和限制LLC变换器中的正向体二极管导通是有利的。不同于通常依赖“最坏情况”容差设计来控制主和副(“整流”)晶体管的同步定时的传统LLC变换器，本申请使用时控开关序列来导通和截止多种同步晶体管。

一开始参考图1，其示出了根据本发明原理构造的LLC变换器100(“LLC100”)的实施例。首先，将给出对LLC变换器100的整体结构的说明。然后，将就时序图图3A和3B给出对其操作的说明。

在LLC100中，可跨第一主(“Q1”)FET(诸如，金属-氧化物-半导体场效应晶体管(“MOSFET”)110)的源极和第二主FET(如MOSFET(“Q2”)120)的漏极施加电压输入“V_in”。Q1110的漏极和Q2120的源极被耦合到谐振电感器L_r125，其是第一谐振参数。电感器L_r125被耦合到谐振电容器C_r130，其是第二谐振参数。电容器C_r130被耦合到变压器140的主侧(primaryside)。变压器140具有励磁电感(magnetizinginductance)L_m，其是第三谐振参数。在一些实施例中，串联谐振电感器L_s还可由来自变压器140的泄漏电感形成。变压器140的主侧还被耦合到Q2120的源极，从而耦合到V_in。

这三个谐振参数确定了两个特征谐振频率F_s和F_m，如下所示：

$\mathrm{Fs}=\frac{1}{\{2\mathrm{\π}\sqrt{(\mathrm{Ls}*\mathrm{Cs})}}$

$\mathrm{Fs}=\frac{1}{\{2\mathrm{\π}\sqrt{\{(\mathrm{Ls}+\mathrm{Lm})*\mathrm{Cs}\}}}$

功率变换器在正常操作期间在F_s或F_s以上操作，并且在AC压降(dropout)期间将在F_s和F_m之间操作。

变压器的副(“整流”)侧是中心抽头变压器，即，它被分为两部分，Ns₁和Ns₂。副侧的中心抽头部分被耦合到输出端V_o的正节点。Ns₂的负部分被耦合到第一副FET(“Q3”)150的漏极。Ns₁的正部分被耦合到第二副FET(“Q4”)155的漏极。Q3150的源极被耦合到V_o的负节点，并且Q4155的源极被耦合到V_o的负节点。输出电容器145被耦合在输出端口V_o的第一和第二节点之间。

输出电压误差放大器180被耦合到变压器180的中心抽头，并从而耦合到V_o的正节点。误差放大器180将V_o的电压与参考电压V_ref相比较。如果V_o大于V_ref，那么误差放大器的输出V_e将增加，导致来自压控振荡器(VCO)185的较高的切换频率。对于低于电压V_ref的V_o，误差放大器的输出电压V_e将减小，导致来自VCO185的较低的开关频率。电压误差放大器180的一个目的是维持输出电压等于参考电压。在许多实施例中，V_e的幅度被钳位在最小值，以使得最小工作频率不低于F_m，并且V_e的最大值被钳位在最大值，以使得工作频率不超过1.5＊F_s。

电压误差放大器180的输出被耦合到压控振荡器(“VCO”)185的输入。VCO185有两种压控波形V_a和V_b，例如图3A中示出的，并且稍后在本文中描述。这些波形从不会同时为“通(on)”，并且V_e控制波形的频率。V_a和V_b的频率与V_e的幅度成正比，随着V_e增大，V_a和V_b的频率将增大，同时维持相同的相对相位关系。随着V_e减小，V_a和V_b的频率也减小，并且它们的相对相位关系没有任何变化。

在示出的实施例中，信号V_a和V_b分别被反相器172、177反相。这种反相可以是为了缓冲的原因。然后反相后的信号被分别传递给差分器(differentiator)170、175。

在各自的V_a或V_b信号从高到低信号转变的情况中，差分器170、175每个将输出信号，但是在其他情况下其不对它们各自的V_a和V_b信号起反应。在一个实施例中，当它们各自的V_a和V_b信号从高到低转变时，差分器170和175输出具有固定持续时间的高到低信号，但是其它实施例也在发明范围内。差分器170和差分器175分别耦合到驱动器160、165。

驱动器160、165分别耦合到整流Q3150和整流Q4155的栅极。驱动器160、165还分别耦合到Q3150和Q4155的漏极和源极。通常，驱动器160、165两者：a)分别测量Q3150和Q4155的正向体二极管导通电流，以及b)分别使Q3150和Q4155导通和截止。如将关于图2A-2B和图3详细解释的，当驱动器160、165感测到导通正向体导通电流时，通过驱动器160、165的Q3150和Q4155的导通发生。当驱动器160、165分别接收到来自差分器170、175的截止命令时，通过驱动器160、165的Q3150和Q4155的截止发生。

通常，LLC100使用对导通体导通电压的感测来帮助减小LLC100的副(整流)侧上的体导通二极管的导通时间，从而帮助减小导通期间的功率和热耗散。

在LLC100中，信号V_a被耦合到延迟器190，信号V_b被耦合到延迟器195。这些延迟器被配置为使信号V_a和V_b的传播延迟，并且延迟器190、195是可编程的，或者是以另外方式可配置的或可调节的。然后延迟器190被耦合到Q1110的栅极，并且延迟器195被耦合到Q2120的栅极。

通常，LLC100使用延迟器190、195来减少在使主Q1110、Q2120和相应的整流Q3150、Q4155截止之间的截止差异。通常，相应的主或副FET可被定义为：由与相应的副或主FET相同的V_a或V_b驱动的主或副FET。非相应的主或副FET可被定义为：由与非相应的副或主FET不同的V_a或V_b驱动的主或副FET。

例如，在LLC100中，Q1110和Q3150是相应的FET，Q2120和Q4155是相应的FET。在LLC100中，Q1110和Q4155是非相应的FET，Q2120和Q3150是非相应的FET。

在LLC100中，直到驱动器160产生到Q3150的截止信号之前，到第二整流晶体管Q3150的截止信号具有通过反相器172、差分器170、和驱动器160的总计延迟时间。这个延迟可以是数十纳秒。因此，延迟器190被编程、校准或以另外方式调节，以使得主Q1110在相应的Q3150之后就被截止，从而使Q3150在截止期间通过它的体二极管传导电流的时间量最小化。

如将关于图2A和2B描述的，Q1120一截止，导通通过整流Q3150的体二极管的电流就停止。因此，Q3截止和Q1截止之间的差值的实质性减小，例如最小化，通常是有利的。这不同于现有技术的设计，其通常依赖于同步中的“最坏情况”容差。

在一些实施例中，权利要求1的功率控制器，其中第一去激活信号V_a的延迟使第一整流FET150的去激活体二极管导通电流的所述导通时间的持续时间最小化。在延迟器190、195中第一去激活信号的延迟可编程。在一些实施例中，驱动器160、165被配置为：如果驱动器160、165感测到作为去激活体二极管导通电流的体导通电流，则不激活其相应整流FET150、155。在一个实施例中，在去激活之后被激活的驱动器160和165中存在最小截止时间，这防止相应的整流FET160和165的双重触发。

在一些实施例中，在第一整流FET150被第一驱动器160激活之后，第一整流FET150具有沟道导通路径。第一驱动器160进一步包括体二极管导通传感器，其通过测量第一整流FET150的体二极管导通电压来检测体二极管导通电流，可用来使第一整流FET150截止。在LLC100中，由于所述功率控制器的主侧上的电感、变压器和电容器之间的相互作用，谐振频率发生，并且第一主FET的激发频率(firingfrequency)小于谐振频率。

现在转向图2，其更详细示出了驱动器165。如所示的，驱动器165被耦合到整流Q4155。驱动器165测量跨Q3155的体导通电压，基于该测量通过施加到其栅极的信号使Q3155导通，并通过从差分器175接收的截止信号使Q3155截止。

驱动器165包括体二极管传感器(“传感器”)210。体二极管传感器210包括设置超控(setover-ride)定时器212。传感器210有两个输出：导通体二极管电压测量信号，和截止体二极管电压测量信号。截止体二极管电压测量信号只发生在LLC100在谐振以下操作，V_a和V_b信号频率低于F_s的时候。相反，如果LLC100在谐振或谐振以上操作，截止体二极管电压测量信号被差分器170和175超控。

在一些实施例中，体传感器二极管210是IR1167SmartRectifier^TMControlIC，如在Salato等人的“ApplicationNoteAN-1087：DesignofSecondarySideRectificationusingIR1167SmartRectifier^TMControlIC”，InternationalRectifier中发现的，在此通过引用将其整体并入。

OR门230、J-K锁存器的J输入和OR门225被耦合以导通体二极管信号。耦合到OR门225的另一输入的是差分器170的反相输出。OR门225的输出被传递到J-K锁存器220的K输入。J-K锁存器220的输出被传递到OR门230。然后OR门230的输出被耦合到Q4155的栅极。

驱动器165能够如下工作。在启动时，在相应主晶体管Q2120被首先导通后，或者在启动后，并且主晶体管Q1被首先截止，将跨相应的Q4155将产生体导通电压。因此，导通体二极管电压测量启动，其将“1”输入到J-K锁存器220的“J”输入。在“K”输入是零(将在下面讨论)时，这是到J-K锁存器220的“10”的J、K输入。这给出“置位(SET)”的输出，其为“1”，于是这也输出“通(on)”信号到Q4155。

即使当由于Q3155被转到“通(on)”因而体二极管传感器210输出“0”值，并因此体导通电压低于给定阈值时，这是“00”的J-K输入，它是“无变化”，并且J-K锁存器220持续输出“1”，从而保持在Q4155导通。

然而，当“截止信号”由差分器175产生，并被J-K锁存器220接收时，到J-K锁存器220的“J”输入保持为“0”，但是到OR门225的反相输入变为“1”，那么到J-K锁存器的“K”输入的输入为“1”。因此，这产生“RESET(复位)”值，对于J-K锁存器220其是“0”输出。然后这给Q3155的栅极施加截止信号，从而使Q4155截止。

此外，在LLC100在谐振F_s之下操作并且“截止体二极管信号”产生并被体二极管传感器210接收的情况下，到J-K锁存器220的“J”输入保持为“0”，但是到OR门225的输入变为“1”，于是到J-K锁存器220的“K”输入的输入为“1”。因此，这也产生“RESET(复位)”值，对于J-K锁存器220其是“0”输出。因此，这也给Q4155的栅极施加截止信号，从而使Q4155截止。

现在转向图3A和3B，示出了时序图，为了便于讨论，将参考图1和2描述该时序图。

在图3A中，示出了电压波形V_a和V_b。这些波形中的每个均由VCO185产生。然后，在V_a和V_b的截止转变时，截止信号V_t，Q3和V_t，Q4分别由差分器170、172产生。此外，在由延迟器190、195定义的延迟之后，对于Q1110出现截止信号V_g，Q1，对于Q2120出现截止信号V_g，Q2。在整流Q3150被截止但是主Q1110还没有被截止的时间内，通过Q3150的截止体导通电流继续流通。然而，一旦Q1110已被截止，导通电流立即开始流过整流Q4155。因此，通过调节定时延时器190，能减少用于相应的整流MOSFETQ3150、Q4155的截止体导通电流的持续时间，并且在一些实施例中，将其最小化，从而有利地减少Q3150和Q4155FET中的功率和热消耗。

然后，在一个时间增量后，信号V_b被导通。这个导通信号被差分器175忽略。然而，一旦在Q4155中由主Q1110被截止导致的体二极管导通电流达到某个水平，驱动器165给整流Q4155施加V_g，Q4信号。在延时195之后，主Q2120被导通。这开始大大增加通过Q4的电流，虽然通过穿过Q4155的体二极管导通电流的增加的测量Q4可能已经被导通。

现在转向图3B，示出了一些与变压器140相关的一般波形。如所示的，作为跨变压器的主侧的波形的波形V_tran在Q1110和Q2120的每个截止转变之后改变极性。当变压器保持为正时励磁电流增大，并且当变压器极性切换为负时，励磁电流变为负的。同样地，额定主电流表现得有些类似被截的正弦曲线(truncatedsinusoid)，其在Q1110和Q2120的向下转变时再次改变它的极性。同样地，当非相应的主晶体管导通时输出电流I_o在最小值处。

现在转向图4，示出了用于LLC变换器(例如LLC变换器100)的操作的方法400。在步骤410，整流FET在检测到该整流FET中的激活体二极管导通电流时被激活。在一些实施例中，该激活体二极管导通电流可响应于非相应FET的去激活。

在步骤420，为相应的主FET生成激活信号。在步骤430，相应的整流FET在接收到去激活信号时被去激活。在整流FET截止时，去激活体二极管导通电流发生。在步骤430，在将去激活信号延迟后，相应的主FET被去激活。激活信号的延迟减少了相应的整流FET的去激活体电流的导通时间。在一些实施例中，响应于主非相应FET的去激活，在整流FET中出现体二极管导通电流。

在方法500的一些进一步的实施例中，在检测到第二整流FET中出现激活体二极管导通电流时，第二整流FET被激活。激活信号用于相应的第二主FET。在接收到第二去激活信号时，相应的第二整流FET被去激活。在将第二去激活信号延迟之后，相应的第二主FET被去激活，其中第二延迟减小了第二相应整流FET的去激活体电流的导通时间。在一些实施例中，，该延迟与相应的整流FET的去激活体二极管电流导通的、在整流FET被去激活之后但在第一主FET被去激活之前的分配时间成比例。在一些实施例中，延迟了的去激活信号的延迟时间通过使用至少主FET和至少相应的整流FET的导通参数的操作容差确定。

在其它实施例中，可使用LLC变换器100的其它配置，例如半桥，其具有跨接的分离的谐振电容器130，以及输入，电容器的接点(junction)连接到变压器140的一端。在一种不同配置中，可以使用包括与110和120类似的另外两个FET的全桥。在半桥LLC的钳位版本中，两个钳位二极管被连接在分开的谐振电容器130配置上。

本发明涉及的领域的技术人员将理解，可对所描述的实施例进行其它和进一步的添加、删除、替代和修改，而不脱离本发明范围。

Claims (10)

1.一种同步的场效应晶体管功率控制器，包括：

电压误差放大器，所述的电压误差放大器耦合到变压器副侧绕组的中心抽头；

压控振荡器，所述的压控振荡器耦合到所述电压误差放大器的输出端；

延迟器，所述的延迟器耦合到所述压控振荡器的输出端，所述的延迟器耦合到主FET；

第一整流FET；

耦合到所述第一整流FET的第一驱动器，其被配置为：

(a)如果所述第一驱动器感测到所述第一整流FET的激活体二极管导通电流，则激活所述第一整流FET，以及

(b)如果所述第一驱动器接收到第一去激活信号，则去激活所述第一整流FET；以及

第一主FET，其被通过所述第一去激活信号的延迟去激活；并且其中，所述延迟减小所述第一整流FET的去激活体二极管导通电流的导通时间的持续时间，

其中输出端口的正节点耦合到变压器的次级绕组的中心抽头，所述变压器耦合到所述第一整流FET。

2.如权利要求1的功率控制器，其中所述第一去激活信号的所述延迟使所述第一整流FET的所述去激活体二极管导通电流的所述导通时间的所述持续时间最小化。

3.如权利要求1的功率控制器，其中所述第一去激活信号的所述延迟是可编程的。

4.如权利要求1的功率控制器，其中所述驱动器被配置为：如果所述驱动器感测到作为去激活体二极管导通电流的体导通电流，则不激活所述整流FET。

5.如权利要求1的功率控制器，其中所述第一整流FET的所述激活体二极管导通电流在所述第一主FET之前和在所述第一整流FET被激活之前开始。

6.如权利要求1的功率控制器，进一步包括：

第二整流FET；

耦合到所述第二整流FET的第二驱动器，其被配置为：

(a)如果所述第二驱动器感测到所述第二整流FET的第二激活体二极管导通电流，则激活所述第二整流FET，以及

(b)如果所述第二驱动器接收到第二去激活信号，则去激活所述第二整流FET；以及

第二主FET，其被所述第二去激活信号的第二延迟去激活，其中，所述第二延迟减小了所述第二整流FET的第二去激活体二极管导通电流的导通时间的持续时间。

7.如权利要求6的功率控制器，其中所述第一主FET和所述第二主FET不同时激活。

8.如权利要求6的功率控制器，进一步包括压控振荡器，其耦合到所述第一和第二整流FET以产生所述去激活信号。

9.如权利要求1的功率控制器，进一步包括：所述第一整流FET在所述第一整流FET被所述第一驱动器激活后具有沟道导通路径。

10.如权利要求1的功率控制器，其中所述FET包括金属氧化物半导体场效应晶体管(“MOSFET”)。