CN102035607A - 一种发送校准数据的方法及装置 - Google Patents

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Abstract

本发明公开了一种发送校准数据的方法，用于实现校准数据的准时到达，并且简化发送校准数据时的时延补充过程，节省硬件和逻辑资源。所述方法包括：确定发送校准数据的时间；当校准数据为收校准数据时，根据配置的时延补充时长更新收发送校准数据的时间；根据更新后的时间发送收校准数据。本发明还公开了用于实现所述方法的装置。

Description

一种发送校准数据的方法及装置
技术领域
本发明涉及通信领域，特别是涉及发送校准数据的方法及装置。
背景技术
随着通信技术的发展，为了提高覆盖效果，业内提出了智能天线技术。在TD-SCDMA(时分同步码分多址接入)系统中，由于智能天线的赋形特性，需要进行周期校准。周期校准包括发校准和收校准。收校准是指校准天线发送校准数据，由工作天线将数据收回，FPGA(现场可编程门阵列)将各自收回的校准数据送给处理器进行处理。其中FPGA包括接口部分和中频部分。在RRU(射频拉远单元)的结构设计中，校准天线通路上是没有功率放大器(PA)的。因此，当进行周期收校准时，校准信号不应该通过DPD(数字预失真)模块，而DPD模块具有一定的延时，需要将此延时在通道上加以弥补，以保证校准信号在正确时间到达天线空口。
在现有技术中，收校准弥补DPD延时采取的方法是在DPD之后加了一个缓存模块(使用FPGA内部的RAM(随机存取存储器)资源)，将收校准数据缓存一定时间再发出去，这样保证了收校准信号时序上的正确性，其过程如图1所示。
可见，现有技术需要消耗FPGA的RAM资源，且消耗RAM的多少与DPD模块的延时大小成正比，因为需要利用RAM存储的数据来补充DPD模块的延时。当有两根或者更多的校准天线时，如果每根校准天线对应一个缓存模块，势必会造成资源消耗上的成倍增加；若复用同一个缓存模块，会导致此处的逻辑处理较为复杂，容易出错。
发明内容
本发明实施例提供一种发送校准数据的方法及装置，用于实现校准数据的准时到达，并且简化发送校准数据时的时延补充过程，节省硬件和逻辑资源。
一种发送校准数据的方法，包括以下步骤：
确定发送校准数据的时间；
当校准数据为收校准数据时，根据配置的时延补充时长更新收发送校准数据的时间；
根据更新后的时间发送收校准数据。
一种可编程逻辑器件，包括：
控制模块，用于确定发送校准数据的时间，当校准数据为收校准数据时，根据配置的时延补充时长更新收发送校准数据的时间；
校准模块，用于根据更新后的时间发送收校准数据。
本发明实施例通过配置的时延补充时长更新收发送校准数据的时间，从发送时间上补充旁路DPD模块的时延，不再需要缓存模块缓存数据来补充时延，节省了硬件和逻辑资源，并且逻辑简单，不易出错。
附图说明
图1为现有技术中传输校准信号的示意图；
图2为本发明实施例中发送校准数据的主要方法流程图；
图3为本发明实施例中发送校准数据的详细方法流程图；
图4为现有技术中发送校准数据的时隙示意图；
图5为本发明实施例中发送校准数据的时隙示意图；
图6为本发明实施例中通过多根天线发送校准数据的方法流程图；
图7为本发明实施例中可编程逻辑器件的结构图；
图8为本发明实施例中传输校准信号的示意图。
具体实施方式
本发明实施例通过配置的时延补充时长更新收发送校准数据的时间，从发送时间上补充旁路DPD模块的时延，不再需要缓存模块缓存数据来补充时延，节省了硬件和逻辑资源，并且逻辑简单，不易出错。
参见图2，本实施例中发送校准数据的主要方法流程如下：
步骤201：确定发送校准数据的时间。此步骤只考虑校准数据到达天线空口的时间和通道传输所需的时间，不考虑DPD处理延时。
步骤202：当校准数据为收校准数据时，根据配置的时延补充时长更新收发送校准数据的时间。
步骤203：根据更新后的时间发送收校准数据。
配置的时延补充时长与采用的DPD模型有关，DPD模块采用的DPD模型复杂，耗时长，则配置的时延补充时长也长，反之亦然。RRU中可能配置有多种DPD模型，每种DPD模型可能需要配置不同的时延补充时长。或者，DPD模型的处理时长存在周期性变化，需要根据DPD模型所处的周期配置时延补充时长。下面通过一个典型实施例来详细介绍实现过程。
参见图3，本实施例中发送校准数据的详细方法流程如下：
步骤301：处理器触发可编程逻辑器件(如FPGA)进行校准。
步骤302：FPGA确定发送校准数据的时间。
步骤303：FPGA判断校准类型是否是收校准，若是，则继续步骤304，否则继续步骤306。
步骤304：FPGA根据DPD模型确定配置的时延补充时长。FPGA还可以根据DPD模型所处周期确定配置的时延补充时长。其中，预先建立有各种DPD模型及所处周期与时延补充时长的对应关系，通过该对应关系可确定配置的时延补充时长。
步骤305：FPGA根据配置的时延补充时长更新收发送校准数据的时间。
步骤306：FPGA根据确定的时间发送使能信号。
步骤307：FPGA通过发送使能信号触发校准数据的发送，并发送校准数据并进行中频处理。此步骤与步骤306同步进行。
此步骤如果接步骤303，则根据步骤302确定的时间发送发校准数据。如果接步骤305，则根据步骤305确定的时间发送收校准数据。
下面是中频处理过程，如果是发校准数据，则继续步骤308，如果是收校准数据，则继续步骤309。
步骤308：FPGA对发校准数据进行DPD处理，并发送至射频模块。
步骤309：FPGA通过旁路DPD方式传输收校准数据至射频模块。旁路DPD方式就是不经过DPD处理。
根据TD-SCDMA的时隙结构，每帧分成如下时隙：TS0(时隙0)，DWPTS(固定下行)，GP(保护间隔)，UPPTS(固定上行)，TS1，TS2，...，TS6。周期校准是在其中的GP+UPPTS时隙中进行的。当进行周期收校准时，FPGA接收到处理器的触发命令后，根据帧头信息，产生一个使能信号，在固定时刻将校准数据发送出去；考虑到通道的延时，需要提前一段时间将数据发送出去，通常是在DWPTS时隙发送校准数据。参见图4所示的示意图，现有技术为了校准数据准时到达天线空口，将发送时间从GP时隙提前到了DWPTS时隙。A表示发送校准数据的时间，B表示校准数据准时到达天线空口的时间。
本实施例考虑到DPD处理延时，将发送时间推迟到C表示的时间，参见图5所示。也就是本实施例相对于现有技术延迟发送校准数据，缩短通道延迟，实现与现有技术同时到达天线空口。
在实际应用中，校准天线可能不只一根，为了达到校准的目的，需要通过多根天线发送校准数据。并且，这多根天线可能同时发送校准数据，也可能异步发送。如果多根天线同时发送校准数据，可以为多根天线共同确定一个发送时间和时延补充时长。如果多根天线异步发送校准数据，则可以为每根天线确定发送时间和时延补充时长。下面通过一个典型实施例来详细介绍实现过程。
参见图6，本实施例中通过多根天线发送校准数据的方法流程如下：
步骤601：处理器触发可编程逻辑器件(如FPGA)进行校准。
步骤602：FPGA为多根天线确定发送校准数据的时间。可以为多根天线确定同一发送校准数据的时间，也可以为多根天线确定不同的发送校准数据的时间。
步骤603：FPGA判断校准类型是否是收校准，若是，则继续步骤604，否则继续步骤606。
步骤604：FPGA根据DPD模型为多根天线确定配置的时延补充时长。如果多根天线对应的通道采用的DPD模型相同，则可以为多根天线确定配置相同的时延补充时长。如果为多根天线确定不同的发送校准数据的时间，则针对不同的天线发送校准数据时，DPD模型所处的周期可能不同，则不同天线对应的时延补充时长也可能不同。
步骤605：FPGA根据配置的时延补充时长更新收发送校准数据的时间。
步骤606：FPGA根据确定的时间发送使能信号。
步骤607：FPGA通过发送使能信号触发校准数据的发送，并发送校准数据并进行中频处理。此步骤与步骤606同步进行。
此步骤如果接步骤603，则根据步骤602确定的时间发送发校准数据。如果接步骤605，则根据步骤605确定的时间发送收校准数据。
下面是中频处理过程，如果是发校准数据，则继续步骤608，如果是收校准数据，则继续步骤609。
步骤608：FPGA对发校准数据进行DPD处理，并发送至射频模块。
步骤609：FPGA通过旁路DPD方式传输收校准数据至射频模块。旁路DPD方式就是不经过DPD处理。
通过以上描述了解了发送校准数据的实现过程，该过程主要由可编程逻辑器件实现，下面对该装置的内部结构和功能进行介绍。
参见图7，本实施例中可编程逻辑器件包括：控制模块701和校准模块702。
控制模块701用于确定发送校准数据的时间，当校准数据为收校准数据时，根据配置的时延补充时长更新收发送校准数据的时间。控制模块701还用于根据DPD模型确定配置的时延补充时长。控制模块701还用于判断校准类型是否是收校准，在校准类型是收校准时，确定校准数据为收校准数据。当需要通过多根校准天线发送校准数据时，控制模块701为多根校准天线确定发送校准数据的时间。
校准模块702用于根据更新后的时间发送收校准数据。具体的，校准模块702根据更新后的时间发送使能信号，通过发送使能信号触发收校准数据的发送，并发送收校准数据。
可编程逻辑器件位于RRU内，其具体可以是FPGA或EPLD(ErasableProgrammable Logic Device，可擦除的可编程逻辑器件)等。可编程逻辑器件包括接口部分和中频部分，接口部分主要完成链路协议解析、基带数据处理以及射频开关控制等。中频部分主要完成DDC(数字下变频)、DUC(数字上变频)、DPD(数字预失真)等。控制模块701和校准模块702位于接口部分内，参见图8所示。控制模块701控制校准模块702发送校准数据和使能信号。校准模块702发送校准数据到中频部分。如果是收校准数据，中频部分采用旁路DPD方式传输收校准数据至RRU中的射频部分。如果是发校准数据，中频部分对发校准数据进行DPD处理，再将其发送到RRU中的射频部分。射频部分将校准数据发送至天线。其中，射频部分包括模拟部分和功率放大部分。
本发明实施例通过配置的时延补充时长更新收发送校准数据的时间，从发送时间上补充旁路DPD模块的时延，不再需要缓存模块缓存数据来补充时延，节省了硬件和逻辑资源，并且逻辑简单，不易出错。本发明实施例还为不同的DPD模型和处理周期配置不同的时延补充时长，以及为多根天线配置时延补充时长，以便校准数据更准时的到达天线空口。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种发送校准数据的方法，其特征在于，包括以下步骤：
确定发送校准数据的时间；
当校准数据为收校准数据时，根据配置的时延补充时长更新收发送校准数据的时间；
根据更新后的时间发送收校准数据。
2.如权利要求1所述的方法，其特征在于，根据配置的时延补充时长更新发送收校准数据的时间之前，还包括步骤：根据DPD模型确定配置的时延补充时长。
3.如权利要求1所述的方法，其特征在于，根据配置的时延补充时长更新发送收校准数据的时间之前，还包括步骤：判断校准类型是否是收校准，在校准类型是收校准时，确定校准数据为收校准数据。
4.如权利要求1、2或3所述的方法，其特征在于，根据更新后的时间发送收校准数据的步骤包括：根据更新后的时间发送使能信号，通过发送使能信号触发收校准数据的发送，并发送收校准数据。
5.如权利要求1所述的方法，其特征在于，当需要通过多根校准天线发送校准数据时，为多根校准天线确定发送校准数据的时间。
6.一种可编程逻辑器件，其特征在于，包括：
控制模块，用于确定发送校准数据的时间，当校准数据为收校准数据时，根据配置的时延补充时长更新收发送校准数据的时间；
校准模块，用于根据更新后的时间发送收校准数据。
7.如权利要求6所述的可编程逻辑器件，其特征在于，控制模块还用于根据DPD模型确定配置的时延补充时长。
8.如权利要求6所述的可编程逻辑器件，其特征在于，控制模块还用于判断校准类型是否是收校准，在校准类型是收校准时，确定校准数据为收校准数据。
9.如权利要求6所述的可编程逻辑器件，其特征在于，校准模块根据更新后的时间发送使能信号，通过发送使能信号触发收校准数据的发送，并发送收校准数据。
10.如权利要求6所述的可编程逻辑器件，其特征在于，当需要通过多根校准天线发送校准数据时，控制模块为多根校准天线确定发送校准数据的时间。
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