CN102017416A - 具有可编程逻辑单元的集成电路 - Google Patents

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Abstract

一种集成电路(IC)包括至少一个可再编程数字逻辑单元，所述可再编程数字逻辑单元包括具有多个晶体管的第一专用数字逻辑单元(120)，所述多个晶体管包括被配置为执行至少一种数字逻辑功能的至少一个PMOS晶体管(125)和至少一个NMOS晶体管(130)。所述第一专用数字逻辑单元包括多个节点，所述多个节点包括至少一个输入节点(131)和反映数字逻辑功能的性能的至少一个输出节点(132)。可编程调整电路包括至少一个调整输入和至少一个调整电路输出。提供了一种用于将该调整输入或调整电路输出耦合或去耦于所述第一专用数字逻辑单元的多个节点中的至少一个节点的电路，其中耦合或去耦可操作来改变该第一可再编程数字逻辑单元的处理速度。

Description

具有可编程逻辑单元的集成电路
技术领域
本发明涉及包括可编程逻辑器件(PLD)的集成电路(IC)，该可编程逻辑器件可被配置为减少性能变化性。
背景技术
电子设计师不断修改其设计以考虑设计方法和电子技术的变化。例如当从45nm过渡到28nm时，所遇到的一个这种设计问题是节点之间的相对工艺变化性的增加。这个变化性通常导致电路设计者对其设计增加额外的余量，以考虑工作环境的不确定性，例如空间的晶体管变化、本地晶体管失配、VT偏斜以及层间互连变化。因此，由电连接的数字逻辑单元所形成的IC(例如数字逻辑电路)的设计愈加受数字逻辑单元中固有的变化影响，这种固有的变化是由影响IC性能的参数引起，例如由制造工艺的变化引起。
当前的设计方法要求设计者对于每个数字逻辑单元(例如最基本的标准的两个晶体管CMOS反相器单元)意识并且考虑到工艺变化。工作电压和/或地参考电压的变化导致该单元处理输入信号以产生输出信号所需时间的变化，例如以其延迟时间(也叫做单元延迟)参数、上升时间参数和下降时间参数所指示的时间变化。
单元延迟变化的增加引起最坏情况单元延迟比额定延迟明显增加。在一些情况下，最坏情况延迟可以明显到致使传统的逻辑设计方法无效。
而且，标准逻辑单元通常被制造成具有标准的驱动强度。因此设计者通常限制和/或调整其设计以利用所提供的标准驱动强度。正如这里所用的，被制造为具有强处理的单元的上升或下降时间被限定为小于被制造为具有弱处理的单元的上升或下降时间。改变单元以利用不同的驱动强度可能导致需要用新元件重新设计整个单元并且重新制造该IC，这进一步增加研发时间和资源。
解决这种性能变化问题的尝试通常集中在利用数学模型和专门开发的算法来对单元延迟或其他时序参数进行建模。在单元延迟的情况下，为了处理大量最坏情况延迟，可以利用统计时序分析方法来将上升时间和下降时间建模为随机变量。然后设计者利用统计模型来检查关键路径并且收敛时序，而不是设计逻辑以满足最坏情况上升时间。专门开发的算法增加了该解决方案的复杂性，并且因此增加了分析该解决方案和开发该IC产品所需要的时间。
发明内容
本发明的实施例包括用于校准集成电路(IC)的方法，该集成电路包括至少一个可编程数字逻辑单元和相关的IC。本发明的实施例提供本地可校准的可编程数字逻辑单元，该数字逻辑单元能够解决例如由于工艺变化、电源电压变化和环境变量(例如温度)而导致的电路性能变化性。如上所述，具有45nm和更小架构的可编程逻辑单元可以在时序参数(例如单元延时(例如上升时间和/或下降时间))上表现出明显的增加和变化，这种增加和变化可以通过本发明的实施例进行补偿。
根据本发明实施例的可编程数字逻辑单元通常提供多种不同的可访问的电路配置或电压水平控制器，该电压水平控制器可以包括电源电压或背栅极电压控制器。利用参考装置测量可以影响可编程数字逻辑单元的处理速度的至少一个电气性能参数(例如PMOS或NMOS强度)或可以影响该电气性能参数的参数(例如所提供的电压或温度)，以获得校准数据。正如这里所用的，“参考装置”是指在电气上不耦合于来自其的测量值提供校准数据的可编程数字逻辑单元的装置或电路。参考装置可以在或不在该IC上。在参考装置不在IC上的实施例中，参考装置通常是晶圆上的测试结构，其中该IC和多个其他IC形成在同一个晶圆上。
校准数据用来对数字逻辑单元进行编程，例如通过从校准数据产生至少一个控制信号，所述控制信号可操作来选择多个不同的电路配置中的一个或由电压水平控制器输出的电压水平。由编程实现的选择改变可编程数字逻辑单元的处理速度。改变可编程数字逻辑单元的处理速度的选择可以基于但不限于改变参数，所述参数包括单元延迟时间、上升时间、下降时间、占空比误差以及采样保持时间(例如对于数模转换器IC)。虽然通常希望增加处理速度，但是本发明的实施例也包括选择电路配置或电压水平输出减小处理速度(例如为了节省功耗)。
可编程数字逻辑单元可以体现为数字逻辑单元或可再编程(即连续地、周期性地或非周期性地)数字逻辑单元。在可编程的实施例中，提供选择性耦合电路，用于将可编程调整电路选择性地耦合于或选择性地去耦于专用数字逻辑单元。
正如这里所用的，“专用”数字逻辑单元是被配置为(其与可编程数字逻辑单元的编程无关)为可编程数字逻辑电路提供至少一个输入和至少一个输出并且执行至少一种数字逻辑功能。可编程调整电路和选择性耦合电路可以用来补偿能够影响数字逻辑单元的处理速度的变量，例如温度、电源和工艺诱生器件、互连和/或寄生器件变化，其中可编程调整电路在数字逻辑单元或晶体管级提供补偿。
选择性编程可以基于多个熔丝或多个开关。例如，在这个实施例中，设置熔丝的状态(施加能量以熔断某些熔丝并且使那些熔丝在电气上断开)或开关的状态的步骤包括编程。这种编程通常进行一次，例如当该IC与多个其他IC一起处于晶圆形式时，在晶圆测试时进行编程，或当该IC作为封装的分立IC时，在封装测试期间进行编程。在另一个实施例中，IC被集成到包括工件(电子衬底，例如印制电路板)的电子组件中，所述电子组件可以包括安装在该工件上的一个或多个其他IC。
在另一个可编程数字逻辑电路实施例中，在IC上设置存储器电路，例如寄存器，其能够建立控制信号的使能状态，以便为该数字逻辑单元有效地固定性能特性。因此，当数字逻辑单元初始化时，可以根据存储器中建立的设置来调节控制信号，得到该数字逻辑电路的稳定的或“静态的”补偿性能特性。
如上面所述，在可再编程数字逻辑单元实施例中，可编程数字逻辑单元可以被编程并且再编程多次，并且在一个实施例中，可以被认为是在工作期间连续地可编程。在这个实施例中，可再编程的数字逻辑单元可操作来接收修改可编程调整电路的至少一个控制信号，所述可编程调整电路通过例如改变其上升时间和/或下降时间以减少单元延迟，来调整可再编程数字逻辑单元的处理速度。
在另一个实施例中，当数字逻辑单元工作时，可以动态地调节由可编程单元形成的数字逻辑单元的离散可编程单元，这将按照期望动态地改变可编程数字逻辑单元的性能特性。因此，使用可编程数字逻辑单元来设计数字逻辑电路允许设计者将电路性能特性的精细控制运用到单元/晶体管级。
可以使用许多技术来生成根据本发明的实施例的可编程数字逻辑单元，包括与专用数字逻辑单元并联或串联地放置(经由一个或多个控制信号、开关和/或熔丝)选择性可激活的调整电路，和/或(经由控制信号)选择性地调节被提供到可编程数字逻辑单元的电源或参考电压。
附图说明
图1是根据本发明的实施例的包括至少第一可编程数字逻辑单元的CMOS IC的模块级示意图，该第一可编程数字逻辑单元包括第一专用数字逻辑单元、可编程调整电路和用于将该可编程调整电路耦合于或去耦于该第一专用数字逻辑单元的电路。
图2是根据本发明的实施例的包括至少第一可再编程数字逻辑单元的CMOS IC的模块级示意图，该第一可再编程数字逻辑单元包括第一专用数字逻辑单元、可编程调整电路和用于将该可编程调整电路耦合于或去耦于该第一专用数字逻辑单元的电路。
图3A是根据本发明的实施例的可编程数字逻辑单元的模块级示意图。
图3B是被制造为具有强处理拐角的常规数字逻辑单元、被制造为具有弱处理拐角的专用数字逻辑单元以及根据本发明实施例的可编程数字逻辑单元的开关特性图，所述可编程数字逻辑单元具有受可编程调整电路调整的专用数字逻辑单元。
图4是根据本发明实施例的包括专用数字逻辑单元的可编程数字逻辑单元的模块级示意图，所述专用数字逻辑单元具有包括N个反相器单元的可编程调整电路。
图5是根据本发明实施例的具有偏斜能力的可编程数字逻辑单元的模块级示意图，所述可编程数字逻辑单元包括第一数字逻辑单元(反相器)和可编程调整电路，该第一数字逻辑单元包括第一PMOS和第一NMOS晶体管，该可编程调整电路包括多个额外的PMOS晶体管和多个额外的NMOS晶体管。
图6是根据本发明实施例的可编程数字逻辑单元的模块级示意图，其中可编程调整电路包括电压控制器，其用于控制被提供到该第一可编程数字逻辑单元的VDD的水平。
图7是根据本发明实施例的可编程数字逻辑单元的模块级示意图，其中可编程调整电路包括电压控制器，其用于控制被提供到该第一可编程数字逻辑单元的VSS的水平。
图8是根据本发明实施例的可编程数字逻辑单元的模块级示意图，其中可编程调整电路包括电压控制器，其用于控制背栅极电压的水平。
图9是根据本发明的实施例的可编程数字逻辑单元的模块级示意图，所述可编程数字逻辑单元包括实现串联控制的可编程调整电路。
图10示出根据本发明实施例的包括至少一个可编程逻辑单元的RS触发器的示意图。
具体实施方式
本发明的实施例提供如下解决方案：调节数字逻辑单元的动态性能，以补偿影响性能的变量，例如工艺变化、电源变化或环境变化。调整电路被添加到数字逻辑单元，可以通过调整信号选择性地激活该调整电路。可以通过在封装测试级的晶圆测试(例如使用测试结构)所获得的参量数据或当IC芯片被集成到产品中时在使用中所获得的参量数据来检测工艺变化。例如，当IC在使用中时，可以使用熟知的感测装置和技术来感测电源变化或环境变化。
图1是根据本发明的实施例的包括至少一个可编程数字逻辑单元110(也称为第一可编程数字逻辑单元110)的CMOS集成电路(IC)100的模块级示意图，该可编程数字逻辑单元包括第一专用数字逻辑单元120、可编程调整电路140和用于将该可编程调整电路140耦合于或去耦于150该第一专用数字逻辑单元120的电路。第一专用数字逻辑单元120包括至少一个输入节点131和反映数字逻辑功能的性能的至少一个输出节点132。第一专用数字逻辑单元120通常是包括多个晶体管的标准数字逻辑电路，所述多个晶体管包括至少一个PMOS晶体管125和至少一个NMOS晶体管130，它们被配置为执行至少一种数字逻辑功能，例如图1所示的示例标准CMOS反相器。更普遍地，第一专用数字逻辑单元120通常提供布尔逻辑功能，例如但不限于NAND、AND、OR、NOR、XOR、XNOR或反相器功能。
第一可编程数字逻辑单元110包括调整电路140，示为熔丝150的、用于耦合或去耦合150的电路将该调整电路140耦合到第一专用数字逻辑单元120的多个节点的至少一个。如图1所示的调整电路140包括第一和第二反相器，当两者被编程(例如使熔丝150导电)为有效时，该第一和第二反相器相对于第一专用数字逻辑单元120处于并联状态。因此，根据熔丝150的编程情况，调整电路输出132中所反映的第一可编程数字逻辑单元110的操作是不同的，在编程之后，这改变了第一可编程数字逻辑单元110的处理速度。正如上面所指出的，熔丝通常可以被开关替换。
通常，调整电路140中一个或多个反相器被编程为有效时的第一可编程数字逻辑单元110的处理速度(例如单元延迟)小于调整电路140中没有任何反相器被编程为有效时的第一可编程数字逻辑单元的处理速度(例如单元延迟大约是第一专用数字逻辑单元120单独提供的单元延迟)。然而，如上面所描述的，本发明的实施例还包括进行编程以降低第一可编程数字逻辑单元110与单独的第一专用数字逻辑单元120相比时的速度。
正如本领域已知的，熔丝(例如图1所示的熔丝150)可以分为两类：激光熔丝和电气熔丝。激光熔丝被芯片外部激光束熔断，该外部激光束照射特定的熔丝以供给足够的能量来熔断该熔丝。对于激光熔丝，将激光束仅指向要被熔断的熔丝，即本地解决(addressing bylocation)。已知的电气熔丝可以是导线类型或半导体层类型。对于导线类型，相对低电阻的元件(例如导线)一旦高电流作用于这个元件，则永久地增加其电阻。被作用的导线生成类似于传统激光熔丝的开口。对于层类型熔丝，导电层之间的高电阻层由于高电压或连续电流而永久地降低其电阻，导致这层的击穿。例如，绝缘体或介电材料在某个电压水平下开始击穿并且永久地停留在损坏状态，从而形成低电阻路径。与激光熔丝不同，不是仅通过本地解决来熔断电气熔丝。而是，通过访问芯片的管脚或晶圆的键合焊盘来熔断电气熔丝，并且在一些布置中，还与控制本地解决的电气控制信号一起来熔断电气熔丝。
图2是包括至少第一可再编程数字逻辑单元210的CMOS IC 200的模块级示意图，该第一可再编程数字逻辑单元210包括第一专用数字逻辑单元120和可编程调整电路240。IC 200包括存储编程信息的寄存器225，该编程信息允许输出至少一个控制信号250，该控制信号250用于对可编程调整电路240进行编程。所示的实施例中的选择性耦合电路包括开关或多个开关245(例如晶体管开关)，用于根据本发明的实施例选择性地将该控制信号250耦合于或去耦于可编程调整电路240。
可编程调整电路240被示出为包括至少一个调整输入节点241和至少一个调整电路输出节点242。虚线示出可编程调整电路240的输出242和第一专用数字逻辑单元120的多个节点之间的许多可能的连接中的一些，例如可能通过开关连接来产生连接。在一个实施例中，调整输入节点241接收至少一个控制信号，该控制信号可操作来选择反映在调整电路输出242处的不同的输出状态，其中不同输出状态中的每一个提供第一可编程数字逻辑单元210的不同的处理速度。在一个简化的示例中，在一种状态(例如控制信号250将可编程调整电路240断开或不打开可编程调整电路240)，第一可再编程数字逻辑单元210可以提供弱处理拐角特性(即导致较低的处理速度)，而在另一种状态(控制信号250打开调整电路240)，第一可再编程数字逻辑单元210可以提供强处理拐角特性(即导致较快的处理速度)。
在一个实施例中，以标准单元版图实现第一可再编程数字逻辑单元210，其中正如本领域熟知的，由跨越n-扩散带(PMOS)和p-扩散带(NMOS)的栅电极(例如硅化多晶硅)“指”形成各个晶体管。在这种实施例中，第一专用数字逻辑单元120的所有PMOS晶体管(包括PMOS 125)和可编程调整电路240的PMOS晶体管被形成在公共的n-带中，并且第一专用数字逻辑单元120和调整电路240的所有NMOS晶体管(包括NMOS 130)被形成在公共的p-带中。正如本领域已知的，单个指可以用来形成标准CMOS反相器的各个晶体管的公共栅极。
图3A是根据本发明的实施例的可编程数字逻辑单元300的模块级示意图。可编程数字逻辑单元300包括并联连接的专用数字逻辑单元301和可编程调整电路302。专用数字逻辑单元301被示为具有调整强度1x，而可编程调整电路302具有调整强度δx，这里δ是非零参数，其可以＞1，＝1或＜1。例如，当可编程调整电路302被激活时，具有可编程调整电路302(其调整强度为0.5x)的可编程数字逻辑单元300执行的处理可以被增加0.5x(增加到1.5x)。仅为了简化和说明性目的，体现为两个反相器的可编程数字逻辑单元300被示为单个反相器，并且所示的配置可以利用多种其他逻辑单元，其具有多种数目的多种模块。
可编程调整电路302可以包括相对于专用数字逻辑单元301匹配的数字逻辑单元。通常，匹配的数字逻辑单元302的几何尺寸与专用数字逻辑单元301相比是不同的，如在δ参数中所反映的。正如本领域已知的，标准单元设计提供的近距离(例如在可编程调整电路302中的晶体管和专用数字逻辑单元301中的晶体管之间的间隔在1μm量级或更小)改善了本质上相同的掺杂、刻蚀和光刻过程中的匹配。
在一个实施例中，可编程数字逻辑被体现为标准单元设计。像标准CMOS反相器一样，在其输入引线305处接收到输入信号310后，可编程数字逻辑单元300可以产生反相的输出信号320。与标准CMOS反相器不同，可编程数字逻辑单元300是具有基于控制信号330的存在或不存在或其水平而可调整的处理速度的可编程单元。例如，在一种状态中(控制信号330关闭)，单元300可以具有弱处理/拐角特性，而在另一种状态中(控制信号打开)，单元300可以具有强处理/拐角特性。可编程调整电路302的存在允许对可编程数字逻辑单元300进行修改而不需要额外的制造或设计变化。因此，开发包括根据本发明实施例的单元设计的IC的开发时间和开发成本可以减少。
图5B是常规数字逻辑单元(例如被制造为具有强处理拐角370的专用数字逻辑单元301、被制造为具有弱处理拐角365的专用数字逻辑单元301)和根据本发明实施例的可编程数字逻辑单元300的开关特性图，所述可编程数字逻辑单元300具有专用数字逻辑单元301，该专用数字逻辑单元301具有弱处理拐角并且被可编程调整电路302调整以提供类似于强处理拐角370的响应，示为“弱处理控制打开360”。根据本发明实施例的、具有专用数字逻辑单元301(其被制造为具有弱处理拐角并且被可编程调整电路302调整)的可编程数字逻辑单元300的性能(响应360)可以被看作接近被制造为具有强处理拐角的专用数字逻辑单元301的开关性能(响应370)。
图6是根据本发明实施例的包括专用数字逻辑单元(反相器)401的可编程数字逻辑单元400的模块级示意图，该专用数字逻辑单元401具有包括N个反相器单元的可编程调整电路402。N个反相器单元中的每一个可以包括在标准单元设计中的指。N个反相器单元中各个的δ参数可以是相同的或不同的。在一个实施例中，该δ参数是二进制权重的。控制信号示为430。正如上面所指出的，使用反相器单元来演示本发明的实施例仅是出于说明性目的，并且本发明的实施例可以使用多种数字逻辑单元，例如NAND、XOR、OR等。
可以由控制信号430选择性地激活可编程调整电路402的N个元件，例如使用已知的寻址电路和方法。也就是，每次具有N个元件的处理调整数字反相器单元执行处理以考虑动态工作条件时，可以激活可编程调整电路402的N个元件中的不同元件。例如，可以激活所有的逻辑调整元件以增加严重弱处理，而对于轻微弱处理，可以激活N个逻辑调整元件中的仅单个元件，对于强处理，可以不激活N个逻辑调整元件中的任一个。由于任何额外的调整强度超过达到期望的开关性能所需要的调整强度时通常将增加功耗并且提供很少的性能提升，因此通常合适的是仅激活N个元件中相应的元件以实现达到期望的开关性能所需要的最小调整强度增加。
在一个实施例中，可编程调整电路402的N个元件可以被配置为使得N个元件位于额定处理强度的中心。在N包括偶数目的情况下，额定处理强度可以仅激活N个元件的一半。少于一半的逻辑调整元件可以用于强处理，并且多于一半的逻辑调整元件可以用于弱处理。这个方法可以延伸到考虑N＝奇数个元件和/或平衡技术，所述平衡技术不基于二分之一来激活N个元件的数量。例如，对于N＝10，设计可以被配置为对于额定处理强度，激活6个逻辑元件以达到期望的单元处理速度。
图5是根据本发明实施例的具有偏斜能力的可编程数字逻辑单元500的模块级示意图，该可编程数字逻辑单元500包括第一专用数字逻辑单元(反相器)120和可编程调整电路502，该第一专用数字逻辑单元120包括第一PMOS 125和第一NMOS 130，该可编程调整电路502包括多个额外的PMOS晶体管562和多个额外的NMOS晶体管564。选择性PMOS耦合电路580选择性地将PMOS控制信号585耦合于第一PMOS晶体管125和多个额外的PMOS晶体管562的至少一部分，并且选择性NMOS耦合电路560选择性地将NMOS控制信号565耦合于NMOS晶体管130和多个额外的NMOS晶体管564的至少一部分。这里所用的偏斜是指打开可编程调整电路中不同数目的PMOS和NMOS晶体管。因此，打开更多的PMOS器件(与NMOS器件相比)以补偿弱PMOS拐角(或相反)的技术通常可以被应用于反相器元件和其他数字逻辑单元。独立控制激活PMOS晶体管和NMOS晶体管允许较精细水平的控制。例如，如果PMOS是弱的而NMOS是强的，则将由PMOS控制信号585经由选择性PMOS耦合电路580激活从125、562中选定的更多PMOS晶体管，使得到的上升时间匹配由NMOS晶体管130、564中选定的晶体管设置的下降时间。
图6是根据本发明的实施例的可编程数字逻辑单元600的模块级示意图，其中可编程调整电路包括电压控制器610，其用于控制被提供到第一专用数字逻辑单元120的VDD的水平。如图6所示，电压控制器610接收示为VDD的高电源电压，并且基于接收到的控制信号630控制VDD的水平以提供VDD’，该VDD’被提供到PMOS 125的漏极。VDD’可以高于或低于VDD。例如，当处理是弱时，VDD’可以大于VDD，以改进数字逻辑单元的处理速度(例如上升时间)。相反，当处理是强时，VDD’可以小于VDD而不降低数字逻辑单元的处理速度。与上面所述的其他可编程数字逻辑单元不同，可编程数字逻辑单元600被配置为利用电压调整器来调整第一专用数字逻辑单元120的动态性能，而不是利用包括逻辑调整元件的可编程调整电路。然而，应指出，本发明的实施例包括可编程数字逻辑单元，该可编程数字逻辑单元包括调整该可编程数字逻辑单元的处理速度的电压调整器以及包括逻辑调整元件的调整电路。
图7是根据本发明的实施例的可编程数字逻辑单元700的模块级示意图，其中可编程调整电路包括电压控制器710，其用于控制被提供到第一可编程数字逻辑单元700的VSS的水平。如图7所示，电压控制器710接收示为VSS的低电源电压，并且基于控制信号730控制VSS的水平以提供VSS’，该VSS’被提供到NMOS 130的源极。VSS’可以高于或低于VSS。应当指出，典型地根据数字逻辑单元的额定处理来设置地参考电压。然而，本发明的这个实施例不限于这方面。
图8是根据本发明的实施例的可编程数字逻辑单元800的模块级示意图，其中可编程调整电路包括电压控制器810和电压控制器820，所述电压控制器810用于控制被提供到第一PMOS晶体管125的背栅极(VBP)的电压的水平，所述电压控制器820用于控制被提供到第一NMOS晶体管130的背栅极(VBN)的电压的水平。控制信号815耦合于电压控制器810，而控制信号825耦合于电压控制器820。典型地，背栅极电压被连接到该单元的源极端(即VBP＝VDD并且VBN＝Vss)，虽然本发明的这个实施例不限于这方面。VBP’通常可以大于、等于或小于VBP，并且VBN’通常可以大于、等于或小于VBN。虽然示出了控制PMOS 125和NMOS 130两者的背栅极电压，但是本发明的实施例可以包括仅控制背栅极电压水平中的一个。
图8所示的调整背栅极电压可以独立地调节反相器(或其他逻辑元件)的PMOS 125和NMOS晶体管130的性能，以补偿影响性能的变化，例如工艺变化。例如，当NMOS 130是强而PMOS 125是弱时，VBP’可以设置成大于VDD，以使PMOS 125较强。替换地，VBN’大于VSS(例如当VSS＝地时，VBN’为0.15伏)，以使NMOS 130较弱。
图9是根据本发明实施例的包括可编程调整电路的可编程数字逻辑单元900的模块级示意图，所述可编程调整电路实现串联控制。可编程数字逻辑单元900包括第一专用数字逻辑单元120和实现串联控制的可编程调整电路，该可编程调整电路包括PMOS串联上拉晶体管925和NMOS串联下拉晶体管930。可编程调整电路还包括电压控制器910和电压控制器920，所述电压控制器910用于控制被提供到PMOS晶体管925的栅极的电压(VBP’)的水平，所述电压控制器920用于控制被提供到NMOS晶体管930的栅极的电压(VBN’)的水平。控制信号940控制VBP的水平，其示为由电压控制器910输出的VBP’，而控制信号960控制VBN的水平，其示为由电压控制器920输出的VBN’。电压控制器910和920可以包括电路元件，所述电路元件能够分别响应于控制信号940和960而动态地改变特定晶体管的偏置电压。典型地，对于单元900的额定工艺、环境或其他工作条件，偏置电压VBP’和VBN’被设置成额定值(即分别为VBPo和VBNo)，虽然本发明的这个实施例不限于这方面。
包括额外的晶体管925和930的这个配置可以允许独立地调节通过第一专用数字逻辑单元120的电流，继而可以控制可编程数字逻辑单元900的处理速度。例如，为了增加单元900的上升时间，PMOS 925可以接收控制信号940，该控制信号940将施加到PMOS晶体管925的栅极的偏置电压(VBP’)降低到低于其额定值(VBP)。替换地，NMOS 130可以接收控制信号960，该控制信号960将施加到NMOS晶体管930的栅极的偏置电压(VBN’)增加到高于其额定值(VBN)。
图10示出了根据本发明实施例的包括至少一个可编程数字逻辑单元的RS触发器1000的示意图。该触发器1000具有标号为R和S的两个控制输入。触发器1000还有两个输出，Q和Q反(示为非Q)。RS触发器1000被示为通过交叉耦合两个NOR门1005和1010来实现，如图10所示。正如本领域已知的，可以使用两个PMOS晶体管和两个NMOS晶体管来实现两输入NOR门。根据本发明的实施例，NOR门1005和1010中的每一个可以包括可编程数字逻辑单元，该可编程数字逻辑单元具有耦合于任何一个晶体管的可编程调整电路。
本发明的实施例可以集成到多种处理流程中，以形成多种器件和相关产品。示例IC包括高速数字逻辑、存储器、混合信号、集成RF、数字IC(包括CPU、DSP、GPU、微控制器)、用于RF中的数字逻辑(例如PLL)、sigma-delta调制器、DAC、ADC以及系统时钟分布网络。半导体衬底可以包括在其中的各种元件和/或在其上的各种层。这些可以包括阻挡层、其他介电层、器件结构、有源元件和无源元件(包括源极区域、漏极区域、位线、基极、发射极、集电极、导电线、导电通孔等)。而且，本发明可以用在多种工艺中，包括双极、CMOS、BiCMOS和MEMS。
本发明涉及的本领域技术人员应当理解，在所主张的发明的范围内，其他实施例和修改是可能的。

Claims (17)

1.一种集成电路，包括：
至少一个可编程数字逻辑单元，其包括：
第一专用数字逻辑单元，所述第一专用数字逻辑单元包括多个晶体管，所述多个晶体管包括至少一个PMOS晶体管和至少一个NMOS晶体管，它们被配置为执行至少一种数字逻辑功能，所述第一专用数字逻辑单元包括多个节点，所述多个节点包括至少一个输入节点和反映所述数字逻辑功能的性能的至少一个输出节点，以及
可编程调整电路，其包括至少一个调整输入和至少一个调整电路输出，以及
用于耦合或去耦的电路，其将所述调整输入和所述调整电路输出中的至少一个耦合或去耦于所述第一专用数字逻辑单元的所述多个节点中的至少一个，所述耦合或去耦改变所述可编程数字逻辑单元的处理速度。
2.根据权利要求1所述的集成电路，其中所述用于耦合或去耦的电路包括耦合于所述调整输入的第一熔丝或耦合于所述调整电路输出的第二熔丝。
3.根据权利要求1所述的集成电路，其中所述用于耦合或去耦的电路包括开关，所述开关用于将至少一个控制信号选择性地发送到所述可编程调整电路，所述控制信号改变所述可编程数字逻辑单元的单元延迟。
4.根据权利要求1所述的集成电路，其中所述可编程调整电路包括相对于被配置为执行所述数字逻辑功能的所述第一专用数字逻辑单元的至少一个匹配的数字逻辑单元，当所述用于耦合或去耦的电路将所述匹配的数字逻辑单元耦合于所述第一专用数字逻辑单元时，所述匹配的数字逻辑单元连接到所述专用数字逻辑单元。
5.根据权利要求4所述的集成电路，其中所述至少一个匹配的数字逻辑单元包括多个所述匹配的数字逻辑单元，其中所述多个所述匹配的数字逻辑单元的至少一部分与所述第一专用数字逻辑单元的驱动强度相比具有至少一个不同的驱动强度。
6.根据权利要求5所述的集成电路，其中所述多个所述匹配的数字逻辑单元提供多个不同水平的所述驱动强度。
7.根据权利要求5所述的集成电路，其中所述用于耦合或去耦的电路包括各自与所述多个所述匹配的数字逻辑单元的相应的数字逻辑单元关联的多个开关，所述多个开关用于将至少一个控制信号选择性地发送到所述可编程调整电路，所述控制信号改变所述可编程数字逻辑单元的所述处理速度。
8.根据权利要求7所述的集成电路，其中所述至少一个控制信号包括多个可访问的控制信号，所述多个可访问的控制信号共同提供所述多个所述匹配的数字逻辑单元的独立控制。
9.根据权利要求1所述的集成电路，其中所述可编程调整电路包括电压控制器，所述电压控制器用于控制被提供到所述可编程数字逻辑电路的电压的水平，所述电压控制器被配置为控制所述第一专用数字逻辑单元的VDD或VSS、所述第一PMOS晶体管的背栅极电压和所述第一NMOS晶体管的背栅极电压中的至少一个。
10.根据权利要求1所述的集成电路，其中所述可编程调整电路包括多个额外的PMOS晶体管和多个额外的NMOS晶体管，并且所述用于耦合或去耦的电路将PMOS控制信号选择性地耦合于所述第一PMOS晶体管和所述多个额外的PMOS晶体管中的至少一部分，并且将NMOS控制信号选择性地耦合于所述第一NMOS晶体管和所述多个额外的NMOS晶体管中的至少一部分。
11.根据权利要求1所述的集成电路，其中所述可编程调整电路包括与所述第一PMOS晶体管的源漏路径串联的第二PMOS晶体管和与所述第一NMOS晶体管的源漏路径串联的第二NMOS晶体管。
12.一种用于校准包括至少一个可编程数字逻辑单元的集成电路的方法，所述可编程数字逻辑单元提供多个不同的可访问的电路配置或包括电压水平控制器，所述方法包括：
基于可以影响所述可编程数字逻辑单元的处理速度的至少一个电气性能参数或可以影响所述电气性能参数的至少一个参数，提供用于所述可编程数字逻辑单元的校准数据，以及
基于所述校准数据对所述可编程数字逻辑单元进行编程，以选择所述多个不同的电路配置中的第一个或由所述电压水平控制器输出的电压水平，其中所述编程改变所述可编程数字逻辑单元的所述处理速度。
13.根据权利要求12所述的方法，其中所述可编程数字逻辑单元包括至少一个PMOS晶体管和至少一个NMOS晶体管，并且其中所述电气性能参数包括所述PMOS晶体管的强度参数和NMOS晶体管的强度参数中的至少一个。
14.根据权利要求12所述的方法，其中所述可编程数字逻辑单元包括第一专用数字逻辑单元、可编程调整电路和用于耦合或去耦的电路，所述第一专用数字逻辑单元包括多个节点，所述多个节点包括至少一个输入节点和反映数字逻辑功能的性能的至少一个输出节点，所述可编程调整电路包括至少一个调整输入和至少一个调整电路输出，所述用于耦合或去耦的电路将所述调整输入和所述调整电路输出中的至少一个耦合于或去耦于所述第一专用数字逻辑单元的所述多个节点中的至少一个，其中所述用于耦合或去耦的电路包括耦合于所述调整输入的第一熔丝或耦合于所述输出的第二熔丝；以及
其中所述编程包括施加能量以改变所述第一熔丝或所述第二熔丝的状态。
15.根据权利要求12所述的方法，其中所述可编程数字逻辑单元包括第一专用数字逻辑单元、可编程调整电路和用于耦合或去耦的电路，所述第一专用数字逻辑单元包括多个节点，所述多个节点包括至少一个输入节点和反映数字逻辑功能的性能的至少一个输出节点，所述可编程调整电路包括至少一个调整输入和至少一个调整电路输出，所述用于耦合或去耦的电路将所述调整输入和所述调整电路输出中的至少一个耦合于或去耦于所述第一专用数字逻辑单元的所述多个节点中的至少一个，其中所述用于耦合或去耦的电路包括开关，所述开关用于将至少一个控制信号选择性地发送到所述可编程调整电路，所述控制信号改变所述可编程数字逻辑单元的所述处理速度。
16.根据权利要求15所述的方法，其中所述可编程调整电路包括相对于被配置为执行所述数字逻辑功能的所述第一专用数字逻辑单元的多个所述匹配的数字逻辑单元，当所述用于耦合或去耦的电路将所述多个匹配的数字逻辑单元中的至少一个耦合于所述第一专用数字逻辑单元时，所述多个匹配的数字逻辑单元连接到所述第一专用数字逻辑单元，其中所述多个所述匹配的数字逻辑单元的至少一部分具有与所述第一专用数字逻辑单元的驱动强度相比不同的驱动强度。
17.根据权利要求16所述的方法，其中所述至少一个控制信号包括多个可访问的控制信号，所述多个可访问的控制信号共同提供所述多个所述匹配的数字逻辑单元的独立控制。
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