CN102014048A - 带有状态保持的链路功率节省 - Google Patents

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Abstract

描述了涉及带有状态保持的链路功率节省的方法和装置。在一个实施例中，在空闲周期中关闭经由串行链路耦合的两个代理中的一个或多个组件同时保持每个代理中的链路状态。还公开了其它实施例。

Description

带有状态保持的链路功率节省
技术领域
本公开一般涉及电子领域。更具体地，本发明的实施例涉及带有状态保持的链路功率节省。
背景
随着集成电路(IC)制造技术的改进，制造者能够将附加功能集成到单个硅衬底上。然而，随着这些功能的数量的增加，单个IC芯片上组件的数量也增加。附加组件增加附加信号切换，进而产生更多热量。附加的热量可使IC芯片减速，导致IC芯片故障，或甚至损坏IC芯片。而且，附加热量可限制包括这种芯片的计算设备的使用位置和/或应用。例如，便携计算设备可能完全依赖于电池电能。因此，当附加功能集成到便携计算设备时，降低功耗的要求变得日益重要，以便例如使电池电能维持延长的时间段。非便携计算系统由于其IC组件使用更多功率并产生更多热量而同样面临着冷却和功率生成问题。
附图简述
参照附图提供详细说明。在附图中，附图标记的最左位标识第一次出现该附图标记的附图。在不同附图中相同附图标记的使用指示类似或相同的项。
图1和4-5示出计算系统的实施例的框图，其可用于实现本文讨论的各个实施例。
图2示出根据实施例的低功率进入和退出序列的流程图。
图3示出根据某些实施例的样本检测拖延(hold-off)时间计算和检测电路。
详细描述
在以下描述中，阐述了许多具体细节以便于提供对各实施例的透彻理解。
然而，一些实施例可在没有这些具体细节的情况下实施。在其它实例中，并未对已知方法、程序、组件以及电路进行详细描述以免淡化具体实施例。在实施例中，关闭I/O电路、内部时钟和/或转发时钟，同时保持内部存储器中的链路状态。应当注意用于保存状态的内部存储器一般具有比模拟I/O和时钟要低得多的功耗，因此得到显著的功率节省而不影响链路恢复。
本文讨论的一些实施例一般涉及在两个代理之间的链路(诸如点对点或串行链路)空闲时例如在不牺牲端点状态的情况下降低该链路的功耗和/或热耗散。这种技术可允许串行链路的更快关闭和/或较短的唤醒等待时间。而且，当耦合的代理之间的通信偶尔发生时，这些技术可提供进一步改进的性能、功率节省和/或热耗散。
更具体地，在一个实现中，在链路上没有活动的情况下，链路上的任一代理可能需要维持链路状态，由此消耗功率。因此，I/O(输入/输出)电路和相关联的时钟电路可维持操作。这种方法可提供数十纳秒数量级的唤醒等待时间。然而，维持I/O电路和相关联的时钟电路可能非常耗电。另一种实现可关闭物理端口(例如，I/O和时钟电路以及维持链路活动的内部逻辑/存储元件)。这种方法可具有几毫秒的唤醒等待时间。因此，这些技术由于长唤醒时间而遭受性能损耗，虽然消耗较低功率。此外，完全关闭物理端口可对诸如链路层、协议层等其它接口层上游造成影响。因此，一些解决方案可能不能在短时间段内关闭功耗大的I/O电路并在检测到链路活动时几乎立即恢复链路。
为此，实施例提供一种关闭耗电的I/O驱动器、I/O接收器和/或物理层时钟同时保持每个代理中的链路状态的机制。如本文所讨论的，保持代理的链路状态在本文中一般涉及维持物理层(PHY)以上包括链路层、协议层等所有层中的状态。当活动恢复时，代理可快速地开启I/O和时钟电路并变为可操作。在一些实施例中，链路恢复时间为10微秒的数量级，且不会影响链路物理层以外的系统组件(例如，处理器/芯片组架构状态、显示器等)。因此，这种功率节省特征允许产品具有优良的功率和/或热特性。关闭链路并立即(例如，10微秒)恢复活动的能力可导致移动设备的电池节省。结合这种特征的所有设备还可耗散较少热量，因此降低平台热解决方案的成本。
例如，当计算机用于呈现模式时，仅显示器需要始终活动。当讨论集中在一薄片上时(可能持续几十秒到几分钟)，不需要通过链路接口的代理间通信。当活动恢复时——通常通过一些形式的用户接口(例如，键盘、鼠标、指针等)，链路立即响应以通过呈现进行。利用本文所讨论的一些实施例，恢复链路所需的时间不能被人眼所察觉(10微秒)。
各种计算系统可用于实现本文讨论的实施例，诸如参考图1以及图4-5讨论的系统。更具体地，图1示出根据本发明的实施例的计算系统100的框图。系统100可包括一个或多个代理102-1至102-M(在本文中统称为“各代理102”或更一般地称为“代理102”)。在实施例中，代理102中的一个或多个可以是诸如参考图4或5所讨论的计算系统之类的计算系统的组件中的任一个。在一些实施例中，代理可以是硬件加速器(例如，它可基于现场可编程门阵列(FPGA))。代理还可以是SoC(芯片上系统)、MCP(多芯片封装件)、串列/冗余/锁步代理、系统管理控制器、其组合等。
如图1所示，各代理102可经由网络结构104通信。在一个实施例中，网络结构104可包括允许各种代理(诸如计算设备或其组件)传达数据的计算机网络。同样，网络结构104可包括非电介质，例如，光纤链路、磁耦合链路。此外，在一些实施例中，网络的部分可包括适应用于信令和功率节省的其它协议的链路。在实施例中，网络结构104可包括经由串行(例如，点对点)链路和/或共享通信网络通信的一个或多个互连(或互连网络)。例如，一些实施例可有助于在允许与完全缓冲的双列直插存储器模块(FBD)通信的链路上的组件调试或验证，例如，其中FBD链路是用于将存储器模块耦合到主机控制器设备(诸如处理器或存储器中枢)的串行链路。调试信息可从FBD信道主机发送，使得可通过信道通信量跟踪捕捉工具(诸如一个或多个逻辑分析器)沿该信道观测该调试信息。
在一个实施例中，系统100可支持分层协议方案，该方案可包括物理层、链路层、路由层、传输层和/或协议层。结构104还可有助于用于点对点或共享网络的从一个协议(例如，高速缓存处理器或高速缓存感知的存储器控制器)到另一个协议的数据(例如以分组的形式)传输。同样，在一些实施例中，网络结构104可提供遵守一个或多个高速缓存一致性协议的通信。
此外，如图1中的箭头方向所示，代理102可经由网络结构104发送和/或接收数据。因此，一些代理可利用单向链路而其它代理可利用双向链路进行通信。例如，一个或多个代理(诸如代理102-M)可发送数据(例如，经由单向链路106)，其它代理(诸如代理102-2)可接收数据(例如，经由单向链路108)，而一些代理(诸如代理102-1)可既发送又接收数据(例如，经由双向链路110)。
一般而言，可利用监听总线或基于目录的协议使计算系统中的高速缓存存储器保持一致。在任一种情形中，存储器地址与系统中的特定位置相关联。一般将该位置称为存储器地址的“主节点(home node)”。在基于目录的协议中，处理/高速缓存代理可将请求发送至主节点，以便访问与“主节点”相关联的存储器地址。另外，代理102中的至少一个可以是主代理，且代理102中的一个或多个可以是请求代理。此外，在实施例中，代理102中的一个或多个可维持存储设备中的条目(例如，实现为表、队列、缓冲器、链表等)以跟踪关于请求的信息。这种存储设备可以代理本地的(例如，存储器112-1)，或者可由给定代理102访问。
图2示出根据实施例的低功率进入和退出序列的流程图。端口A和B分别指代经由串行链路耦合的两个代理上的端口。在一些实施例中，由两个代理的链路层控制进入和退出低功耗状态(在本文中称为“L1”或“等级1”)。虽然图2指示从L1退出是由主设备(例如，端口A)发起的，但在一些实施例中从L1退出也可由从设备(例如，端口B)发起。此外，链路层协议负责使链路层达到L1进入的阈值，然后使物理层进入L1。在L1主设备中(例如，端口A)，命令(诸如LinkEnterL1)可导致物理层进入L1并发出带内复位信号。在L1从设备中(例如，端口B)，当它从主设备接收到该带内复位时命令(诸如LinkEnterL1)可导致物理层进入L1。在实施例中，进入L1导致从设备向主设备发出带内复位信号。在实施例中，两个代理可以在不同的集成电路管芯上但在同一封装件中。
链路的两个方向都可用于进入L1状态。在L1状态，电气子块中的电路关闭，且逻辑子块在功能上关闭。在一些实施例中，电气电路/子块可包括读出放大器、滤波器、均衡器、电压和电阻补偿、相位内插器、信号漂移跟踪器、锁相环(PLL)时钟等。此外，实施例提供一种关闭耗电的I/O驱动器、I/O接收器和/或物理层时钟同时保持每个代理中(与端口A和B相关联)的链路状态的机制。在一些实施例中，可维持逻辑子块的功率以确保在L1期间物理层配置不丢失。同样，在一些实施例中，可(例如，由平台)关闭物理层内部(例如，锁相环(PLL))时钟。在进入L1之前，每个端口还可配置它自身，从而在从L1退出时绕过校准(例如，对于较快速的通电)。在实施例中，在L1状态下，所有的Rx(接收器)终止满足ZRX_HIGH_CM(例如，Tx端口用于确定/检测链路是否断掉的高阻抗状态)。
如图2所示，本地端口A上的链路层发信号通知(或指示)其物理层即将发生进入L1，并且开始向远程端口B发出指示L1进入的一个或多个消息(例如，以分组形式)，诸如分别在A1和A2上的分组#1或分组#2。远程端口B上的链路层在B1或B2接收到L1分组之后发信号通知其物理层预期将进入L1，并在B1或B2确认本地端口A的L1进入请求(L1ACK#1或#2消息)。
当本地端口A上的链路层接收到远程端口B的ACK指示/消息/信号(例如，在A3处的L1ACK#1)时，它指令端口A的本地物理层进入L1。端口A的本地物理层通过在A3将带内复位信号发送至端口B的远程物理层来响应于该信号，并进入L1状态。远程物理层基于来自端口A链路层的先前信号将在B3处的该带内复位解释为进入L1，并进入L1。在这点上，例如在端口A的A3和端口B的B3之后，端口A和端口B都处于L1状态。
远程端口B还可响应于来自本地端口A的L1进入请求选择发送NACK(否定确认)，在这种情形中不通知远程物理层该L1请求。本地端口A上的链路层在接收到远程NACK之后放弃其L1请求并指令其本地物理层在另行通知之前不要预期进入到L1。端口继续保持在当前功耗状态(例如，等级0(L0)，一般将这种状态称为正常操作模式)。
在一些实施例中，在L1进入序列已经开始之后由任一端口检测到的循环冗余码(CRC)差错将导致双方忽略该L1序列。例如，如果远程链路层检测到L1进入分组或它之前的微片(flit)上的CRC差错，则它向本地链路层发送重试请求。在这种情形中，远程端口不知道该L1请求，因此继续保持在L0。本地链路层在接收重试请求后可放弃当前L1序列并继续保持在L0中。相反，如果本地链路层在发送L1进入分组之后看到CRC差错，则它可放弃当前L1序列并向远程端口发送重试请求。预期带内复位信号以便进入L1的远程端口在看到该重试请求之后放弃当前L1序列。在一些实施例中，当链路层放弃其L1序列时，它相应地指令物理层以确保随后的带内复位不被解释为进入L1的指示。
如图2所示，从L1退出(在A5)由较高层(例如，链路层)发起且可能不会在以下描述的检测拖延时段之前发生。如图2所示，在A6，端口A可处于检测时钟终止模式(例如，等待从L1退出的信号)。在从L1退出后，在B4，端口B可等待一时段(例如T-去抖动)，然后在B5进入检测时钟终止。因为退出不会伴随平台同步事件(类似复位)或电气和逻辑配置寄存器的软件重新编程，所以预期两个代理在这些状态中均维持正确的同步计数器计数和其配置寄存器中的值(例如，或存储在存储器112-1中的值)。实现还可能需要在L1中的替换定时方法，因为链路时钟可能被关闭。例如，实现可限定对终止的检测以避免由于噪声引起的虚假退出(这种限定可简单地为连续检测终止或在延长的时段上检测终止)。在实施例中，在L1状态下，所有的Rx终止(例如，包括时钟通道)满足ZRX_HIGH_CM_DC(例如，Tx端口用于确定/检测链路是否断掉的高阻抗状态)。因为时钟通道上的这种改变(例如，由于电阻器-电容器(RC)充电)将需要时间才能在Tx(发送)侧检测电路被观察到(例如，参见图3，示出根据一些实施例的检测拖延时间计算和样本检测电路)，所以在某个依赖于平台的时间里，忽略该检测结果。
例如，在图3中：假设在时钟通道每一端处组件电容值为2pf，电容值为每英寸1pf的25英寸迹线，并且链路检测电阻器值(Z_tx_链路_检测)为2千欧且每一端的泄漏为10千欧。在观察到电压电平之前允许四个时间常数将需要4*RC(例如，4*(2*5/(5+2))*(2+25+2)或约165ns)的检测拖延。注意最终的稳定电压＝(Reff/R_链路)*Vcc，这要低于Vcc。因此用户可能需要确保这仍高于其检测阈值。
在实施例中，从L1退出到L0使用由物理层在链路初始化期间使用的检测方案。在L1中开启每个端口的Tx差分对上的终止检测器。接收因实现而异的L1退出信号的端口将开启时钟通道上的终止——时钟Rx终止现在必须满足ZRX_LOW_CM(例如，Tx端口用于确定/检测链路是否运行的低阻抗状态)。远程端口上的时钟Tx处的终止检测器可感测Rx时钟终止并将其用作从L1退出的指示。
图4示出计算系统400的实施例的框图。图1的代理102中的一个或多个可包括计算系统400中的一个或多个组件。计算系统400可包括耦合到互连网络(或总线)404的一个或多个中央处理单元(CPU)402(在本文中可将其统称为“各处理器402”或更一般地称为“处理器402”)。处理器402可以是任何类型的处理器，诸如通用处理器、网络处理器(它可处理在计算机网络405上传达的数据)等(包括精简指令集计算机(RISC)处理器或复杂指令集计算机(CISC))。此外，处理器402可具有单核或多核设计。具有多核设计的处理器402可将不同类型的处理器核集成在同一集成电路(IC)管芯上。同样，具有多核设计的处理器402可被实现为对称或不对称多处理器。
处理器402可包括一个或多个高速缓存，在各实施例中该一个或多个高速缓存可以是专用的和/或共享的。一般而言，高速缓存存储与其它位置存储的原始数据相对应的数据或先前计算出的数据。为了减少存储器访问等待时间，一旦将数据存储在高速缓存中，就可通过访问高速缓存的副本而非重新取出或重新计算原始数据来进行将来的使用。该高速缓存可以是用于存储由系统400的一个或多个组件使用的电子数据(例如，包括指令)的任何类型的高速缓存，诸如一级(L1)高速缓存、二级(L2)高速缓存、三级(L3)高速缓存、中级高速缓存、末级高速缓存(LLC)等。另外，这种高速缓存可位于各种位置(例如，本文讨论的包括图1或5的系统在内的计算系统的其它组件内)。
芯片组406可附加地耦合到互连网络404。此外，芯片组406可包括图形存储器控制中枢(GMCH)408。GMCH 408可包括耦合到存储器412的存储器控制器410。在一些实施例中，GMCH还可包括一个或多个存储器桥。存储器412可存储数据，例如包括由处理器402或与计算系统400的组件通信的任意其它设备执行的指令序列。同样，在本发明的一个实施例中，存储器412可包括一个或多个易失性存储(或存储器)设备，诸如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)等。还可使用诸如硬盘之类的非易失性存储器。可将诸如多个处理器和/或多个系统存储器之类的另外的设备耦合到互连网络404。
GMCH 408还可包括(例如，在实施例中经由图形加速器)耦合到显示设备416的图形接口414。在一个实施例中，图形接口414可经由加速图形端口(AGP)耦合到显示设备416。在本发明的实施例中，显示设备416(诸如平板显示器)可通过例如信号转换器耦合到图形接口414，该信号转换器将诸如视频存储器或系统存储器(例如，存储器412)之类的存储设备中存储的图像的数字表示转换成由显示器416解释和显示的显示信号。
如图4所示，中枢接口418可将GMCH 408耦合到输入/输出控制中枢(ICH)420。ICH 420可向耦合到计算系统400的输入/输出(I/O)设备提供接口。在一些实施例中，ICH可包括一个或多个主机控制器、中枢和/或桥。ICH420可通过诸如可遵守PCIe规范的外围组件互连(PCI)桥、通用串行总线(USB)控制器之类的外围桥(或控制器)424耦合到总线422。桥424可在处理器402和外围设备之间提供数据路径。可使用其它类型的拓扑。同样，多个总线可例如通过多个桥或控制器耦合到ICH 420。此外，总线422可包括其它类型和配置的总线系统。另外，在本发明的各实施例中，耦合到ICH 420的其它外围组件可包括集成驱动电子(IDE)、串行高级技术附件(S-ATA)、固态驱动器(SSD)或小型计算机系统接口(SCSI)驱动器、USB端口、键盘、鼠标、并行端口、串行端口、软盘驱动器、数字输出支持(例如，数字视频接口(DVI))等。
总线422可耦合到音频设备426、一个或多个盘驱动器428以及网络适配器430(在实施例中可以是NIC)。在一个实施例中，耦合到总线422的网络适配器430或其它设备可与芯片组406通信。其它设备可耦合到总线422。同样，在本发明的一些实施例中，各组件(诸如网络适配器430)可耦合到GMCH408。此外，可组合处理器402和GMCH 408，以形成单个芯片。在实施例中，可在CPU 402的一个或多个中设置存储器控制器410。此外，在实施例中，GMCH408和ICH 420可组合成外围控制中枢(PCH)。
另外，计算系统400可包括易失性和/或非易失性存储器(存储)。例如，非易失性存储器可包括下列中的一个或多个：只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、盘驱动器(例如，428)、软盘、紧致盘ROM(CD-ROM)、数字通用盘(DVD)、闪存、磁光盘或能够存储电子数据(例如，包括指令)的其它类型的非易失性机器可读介质。
在实施例中，存储器412可包括以下中的一个或多个：操作系统(O/S)432、应用434和/或设备驱动程序436。存储器412还可包括专用于存储器映射I/O(MMIO)操作的区域。作为存储器管理操作的一部分，可将存储在存储器412中的程序和/或数据交换到盘驱动器428中。应用434可(例如在处理器402上)执行以便与耦合到网络405的一个或多个计算设备传达一个或多个分组。在实施例中，分组可以是可由从至少一个发送器发送到至少一个接收器(例如，通过诸如网络405之类的网络)的一个或多个电信号编码的一个或多个码元和/或值的序列。例如，每个分组可具有包括可用于路由和/或处理该分组的各种信息(诸如源地址、目的地地址、分组类型等)的头部。每个分组还可具有包括该分组正通过计算机网络(诸如网络405)在各计算设备之间传送的原始数据(或内容)的有效载荷。
在实施例中，应用434可利用O/S 432来例如通过设备驱动器436与系统400的各组件通信。因此，设备驱动器436可包括网络适配器430专用命令，以便例如经由芯片组406在O/S 432和网络适配器430或耦合到系统400的其它I/O设备之间提供通信接口。
在实施例中，O/S 432可包括网络协议栈。协议栈一般指的是一组过程或程序，可执行该组过程或程序以处理通过网络405发送的分组，其中分组可适应特定协议。例如，可利用TCP/IP(传输控制协议/网际协议)栈来处理TCP/IP分组。设备驱动器436可例如经由协议栈指示要处理的存储器412中的缓冲器。
网络405可包括任何类型的计算机网络。网络适配器430还可包括直接存储器访问(DMA)引擎，它将分组写入分配给可用描述符(例如，存储在存储器412中)的缓冲器(例如，存储在存储器412中)，以便通过网络405发送和/或接收数据。另外，网络适配器430可包括网络适配器控制器，该网络适配器控制器可包括用于执行适配器相关操作的逻辑(诸如一个或多个可编程处理器)。在实施例中，适配器控制器可以是MAC(媒体访问控制)组件。网络适配器430还可包括存储器，诸如任意类型的易失性/非易失性存储器(例如，包括一个或多个高速缓存和/或参考存储器412讨论的其它存储器类型)。此外，网络适配器430可包括跨网络405的IPC(进程间通信)和RMA(远程存储器存取)能力。
图5示出根据本发明的实施例的安排成点对点(PtP)配置的计算系统500。具体地，图5示出其中处理器、存储器和输入/输出设备通过多个点对点接口互连的系统。参考图1-4讨论的操作可由系统500的一个或多个组件来执行。
如图5所示，系统500可包括若干处理器，为了清楚起见仅示出了其中的两个处理器502和504。处理器502和504可各自包括本地存储器控制器中枢(GMCH)506和508以实现与存储器510和512的通信。存储器510和/或512可存储诸如参考图4的存储器412讨论的各种数据。如图5所示，处理器502和504(或系统500的其它组件，诸如芯片组520、I/O设备543等)还可包括诸如参考图1-4讨论的一个或多个高速缓存。
在实施例中，处理器502和504可以是参考图4讨论的处理器402之一。处理器502和504可以分别使用PtP接口电路516和518经由点对点(PtP)接口514交换数据。同样，处理器502和504可各自使用点对点接口电路526、528、530和532经由各PtP接口522和524与芯片组520交换数据。芯片组520还可例如利用PtP接口电路537经由高性能图形接口536与高性能图形电路534交换数据。
在至少一个实施例中，本文讨论的代理可存在于处理器502、504和/或MCH 506、508中。然而，本发明的其它实施例可存在于图5的系统500内的其它电路、逻辑单元或设备中。此外，本发明的其它实施例可分布在图5所示的若干电路、逻辑单元或设备中。
芯片组520可利用PtP接口电路541与总线540通信。总线540可具有与其通信的一个或多个设备，诸如总线桥542和I/O设备543。经由总线544，总线桥542可与诸如键盘/鼠标545、通信设备546(诸如调制解调器、网络接口设备或可与计算机网络405通信的其它通信设备)、音频I/O设备和/或数据存储设备548之类的其他设备通信。数据存储设备548可存储可由处理器502和/或504执行的代码549。
在本发明的各实施例中，本文中例如参考图1-5讨论的操作可被实现为硬件(例如，电路)、软件、固件、微码或其组合，它们可作为计算机程序产品来提供，该计算机程序产品例如包括其上存储有指令(或软件程序)的机器可读或计算机可读介质，这些指令用于对计算机进行编程以执行本文所讨论的过程。同样，术语“逻辑”可包括作为示例的软件、硬件和/或软件和硬件的组合。机器可读介质可包括诸如参考图1-5所讨论的那些存储设备。此外，这种计算机可读介质可作为计算机程序产品来下载，其中该程序可经由通信链路(例如，总线、调制解调器或网络连接)通过设置在载波或其它传播介质中的数据信号从远程计算机(例如，服务器)传输到作出请求的计算机(例如，客户机)。
在本说明书中对“一个实施例”或“实施例”的参考表示结合该实施例描述的特定特征、结构或特性包括在至少一个实现中。在说明书的各位置出现的短语“在一个实施例中”不一定全指同一实施例。
同样，在说明书和权利要求书中，可使用术语“耦合”和“连接“及其衍生词。在本发明的一些实施例中，“连接”可用于指示两个或多个元件相互直接物理或电接触。“耦合”可表示两个或更多元件直接物理或电接触。然而，“耦合”还可表示两个或多个元件没有彼此直接接触，但彼此仍协作或相互作用。
因此，尽管以专用于结构特征和/或方法动作的语言描述了本发明的实施例，但将理解所要求保护的主体可不限于所述特定特征或动作。相反，将特定特征和动作披露为实现要求保护的主题的样本形式。

Claims (20)

1.一种装置，包括：
经由串行链路耦合到第二代理的第一代理；
所述第一代理将进入消息发送到所述第二代理以指示所述第一代理将进入低功耗状态；
所述第一代理响应于来自所述第二代理的确认消息进入所述低功耗状态，其中所述第二代理响应于在所述第二代理上接收到所述进入消息发送所述确认消息，
其中在所述低功耗状态期间，所述第一代理保持其链路状态。
2.如权利要求1所述的装置，其特征在于，所述第一代理响应于所述确认消息向所述第二代理发送带内复位信号。
3.如权利要求1所述的装置，其特征在于，在所述低功耗状态期间，所述第一代理的电气子块关闭且所述第一代理的逻辑子块在功能上关闭。
4.如权利要求1所述的装置，其特征在于，所述第二代理响应于来自所述第一代理的带内复位信号进入所述低功耗状态。
5.如权利要求4所述的装置，其特征在于，在所述低功耗状态期间，所述第二代理保持其链路状态。
6.如权利要求4所述的装置，其特征在于，所述第一代理或所述第二代理被配置成在进入所述低功耗状态之前绕过校准。
7.如权利要求4所述的装置，其特征在于，所述第二代理响应于来自所述第一代理的信号或来自所述第二代理的信号退出所述低功耗状态。
8.如权利要求1所述的装置，其特征在于，所述第一代理响应于所述第一代理的链路层的指示发送所述进入消息。
9.如权利要求1所述的装置，其特征在于，所述第一代理被配置成在进入所述低功耗状态之前绕过校准。
10.如权利要求1所述的装置，其特征在于，所述第一代理响应于来自所述第二代理或所述第一代理的链路层的信号退出所述低功耗状态。
11.如权利要求1所述的装置，其特征在于，所述第一代理和所述第二代理在同一集成电路管芯上。
12.一种方法，包括：
将进入消息通过串行链路从第一代理发送到第二代理以指示所述第一代理将进入低功耗状态；
所述第一代理响应于来自所述第二代理的确认消息进入所述低功耗状态，其中所述确认消息是响应于由所述第二代理接收到所述进入消息发送的，
其中在所述低功耗状态期间，所述第一代理保持其链路状态。
13.如权利要求12所述的方法，其特征在于，还包括响应于所述确认消息将带内复位信号发送到所述第二代理。
14.如权利要求12所述的方法，其特征在于，还包括所述第二代理响应于来自所述第一代理的带内复位信号进入所述低功耗状态。
15.如权利要求12所述的方法，其特征在于，还包括响应于错误或否定确认放弃进入到所述低功耗状态。
16.如权利要求12所述的方法，其特征在于，还包括所述第一代理响应于来自所述第二代理或所述第一代理的链路层的信号退出所述低功耗状态。
17.一种系统，包括：
用于存储对应于串行链路的数据的存储器；
经由所述串行链路耦合到第二代理的第一代理；
所述第一代理将进入消息发送到所述第二代理以指示所述第一代理将进入低功耗状态；
所述第一代理响应于来自所述第二代理的确认消息进入所述低功耗状态，其中所述第二代理响应于在所述第二代理上接收到所述进入消息发送所述确认消息，
其中在所述低功耗状态期间，所述第一代理保持其链路状态。
18.如权利要求17所述的系统，其特征在于，所述第一代理被配置成在进入所述低功耗状态之前绕过校准。
19.如权利要求17所述的系统，其特征在于，所述第一代理响应于来自所述第二代理或所述第一代理的链路层的信号退出所述低功耗状态。
20.如权利要求17所述的系统，其特征在于，还包括耦合到所述第一或第二处理器中的至少一个的音频设备。
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