CN102012800B - 一种混合基2/4蝶型运算核 - Google Patents
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Abstract
本发明公开了一种混合基2/4蝶形运算核，包括复数乘法器、复数加法器、复数减法器、与门、二选一选择器和复数相乘模块；其中，混合基2/4蝶形运算核可被动态配置成单个基4电路模式或两个并行基2电路模式。本发明可以在提高电路处理能力的同时减少电路面积和功耗。
Description
技术领域
本发明涉及数字信号处理、电路设计领域，尤其是快速傅里叶变换（FFT）处理器。
背景技术
快速傅里叶变换（Fast Fourier Transform，FFT），是离散傅里叶变换的快速算法。快速傅里叶变换广泛应用于诸如O FDM移动通信系统、数字信号处理、计算大整数乘法、求解偏微分方程等领域。
对于一个N点的离散傅立叶变换，可表达成，
FFT处理器作为FFT算法的硬件实现，其实用性也越来越受到大家的重视。实现FFT处理器的算法主要包括基r（r=2,4,…）算法，混合分裂基算法。使用较多的算法包括基2和基4算法，其特点可对比如下：
1） 基4算法可实现4幂点的FFT计算而基2算法可实现任意2幂点的FFT运算。
3）一个基4蝶形运算包含3个复数乘法，而一个基2运算包含1个复数乘法。
由此可见，同一点数的基4 FFT运算量比基2 FFT算法少，当N=1024，其复数乘法运算的减少使得其功耗可随之降低25%。在低功耗电路设计，特别是便携式的应用中具有较高的优势。此外，基4算法的数据处理能力大于基2算法，尽管其电路设计复杂度比基2算法高，但在FFT处理器的电路设计中仍较多地采用了基4算法。
此外，在诸如DVB-T 2K（N=2048）模式下，其OFDM解调需要进行2048（非4幂）点FFT运算。通常可采用基2算法实现非4幂点FFT计算，但由于基2算法的数据吞吐率难以满足系统的需求，可采用混合分裂基算法来提高电路计算能力、降低电路功耗。采用混合分裂基实现非4幂点FFT计算，前log4(N/2)-1级采用基4蝶形运算，最后一级采用基2蝶形运算。如果采用单路径馈结构（Single-path Delay Feedback，SDF），则需要同时集成基2和基4蝶形运算核，这将导致电路面积和功耗的增加。
本发明提出了一种混合基2/4蝶形运算核电路，通过配置可完成一个基4蝶形运算或两个并行基2蝶形运算，共享基4蝶形运算核中的复数乘法器、加法器和减法器，从而在提高电路处理能力的同时减少电路面积和功耗。
发明内容
本发明的目的是提供一种混合基2/4蝶形运算核，在满足非4幂点FFT处理器电路设计要求的同时，保持较小的面积和较低的功耗。
本发明提供一种混合基2/4蝶形型运算核，包括复数乘法器1、2、3，复数加法器4、5、6、7，复数减法器8、9、10、11，与门12、13、14、15、16，二选一选择器17、18、19、20、21和复数相乘模块22。混合基2/4蝶形运算核可被动态配置成单个基4电路模式或两个并行基2电路模式。
本发明进一步包括：复数输入端A、B、C、D，旋转因子输入端WP1、WP2、WP3，模式控制信号输入端Mode。其中，复数输入端A连接复数加法器4的输入端和复数减法器8的输入端；复数输入端B连接二选一选择器17的“0”数据输入端和复数乘法器2的输入端；复数输入端C和旋转因子输入端WP2分别连接复数乘法器1的输入端；复数输入端D和旋转因子输入端WP3分别连接复数乘法器3的输入端；旋转因子输入端WP1连接与门12的输入端；模式控制信号输入端Mode连接与门12的输入端、二选一选择器17、18、19的“1”数据输入端以及二选一选择器20、21的“0”数据输入端。
另外，本发明还进一步包括复数输出端outA，outB，outC、outD。其中，复数输出端outA为二选一选择器18的输出端；复数输出端outB为二选一选择器19的输出端；复数输出端outC为二选一选择器20的输出端；复数输出端outD为二选一选择器21的输出端。
当控制信号输入端Mode输入为0时，连通二选一选择器的“0”输入端，混合基2/4蝶形运算核被动态配置成两个并行基2电路模式；当控制信号输入端Mode输入为1时，连通二选一选择器的“1”输入端，混合基2/4蝶形运算核被动态配置成基4电路模式。
在基2电路模式下：两个复数乘法器1、3，两个复数加法器4、5和两个复数减法器8、9参与运算。
在基4电路模式下：三个复数乘法器1、2、3，四个复数加法器4、5、6、7和四个复数减法器8、9、10、11参与运算。
本发明中复数乘法器的功能是：假设有复数输入（a + b*j）和（c + d*j），则复数乘法器的输出为
。
本发明中二选一选择器的功能是：设有输入A和B，选择信号Sel，当Sel=0时，输出F为A，当Sel=1时，输出F为B。用表达式为：
。在电路中起到根据控制信号Sel选通其两路输入中一路连接到输出端。
所述选择信号Sel是指从“模式控制信号输入端（Mode）”输入的信号。
本发明中复数相乘模块的功能是：假设有复数（a + bj），复数相乘模块完成功能j*（a + b*j）= -b + a*j。在实现时，将复数实部和虚部交换，并将原虚部取非加1（实现与-1相乘的功能）。
本发明提出一种应用于非基4幂点FFT处理器电路的混合基2/4蝶形运算核，在工作过程中该蝶形运算核可被动态配置成单个基4蝶形运算核或两个并行基2蝶形运算核。在前(log 4 N/2-1)级的蝶形运算中，蝶形运算核工作于基4模式，而在最后一级的运算中，该蝶形运算核被配置成基2模式。当该蝶形运算核配置于基2模式时，仅使用两个复数乘法器、两个复数加法器和两个复数减法器，可大幅减少电路硬件资源和功耗。此外，当工作于基2模式时，将未参与基2运算的电路的输入屏蔽为0信号，避免内部电路节点信号翻转从而进一步降低了电路的功耗。
对于一个N点的离散傅立叶变换，可表达成，
通过分裂，基2算法蝶形运算可表示成：
与现有并行集成基4和基2蝶形运算核相比，本发明的优点是：基2和基4蝶形运算核共享其两个复数乘法器、两个复数加法器和两个复数减法器，减少了电路资源消耗、降低了电路功耗。
本发明混合基2/4蝶形运算核的电路结构为：复数乘法器1的输入为数据C和旋转因子WP2，其乘积分别送至复数加法器4和减法器8；复数乘法器2的乘数输入分别为B以及来自于与门12的输出，其乘积连接至二选一选择器17的“1”数据输入端；乘法器3的输入为数据输入D和旋转因子WP3。与门12的两个输入端分别为WP1和模式选择信号Mode，其输出连接至乘法器2的输入端；与门13的两个输入来自加法器4的输出，另一个端口连接至模式控制信号Mode，输出连接至加法器6和减法器11的输入端；与门14的两个输入来自减法器8的输出和控制信号Mode，输出端连接至减法器10和加法器7的输入端；与门15的输入来自加法器5的输出和控制信号Mode，输出端连接至减法器11和加法器6的输入端；与门16的输入为减法器9的输出和控制信号Mode，输出端连接至复数相乘模块22的输入端。加法器4的输入分别来自数据输入A和乘法器1的输出，其和送至与门13和选择器18；加法器5的输入分别来自选择器17的输出和乘法器3的乘积输出，其和送与门15和选择器20的“0”数据输入端口；加法器6的输入来自与门13的输出和与门15的输出，其和连接至选择器18的“1”数据输入端；加法器7的数据来自与复数相乘模块22和与门14的输出，其和连接至选择器21的“1”数据输入端；减法器8的减数和被减数分别来自乘法器1的输出和数据A，其输出分别连接至与门14、选择器19的“0”数据输入端口；减法器9的被减数和减数来自选择器17的输出和乘法器3的输出，其输出连接至与门16的输入端和选择器21的“0”数据输入端口；减法器10的被减数和减数分别来自与门14的输出和复数相乘模块22的输出，其输出连接至选择器19的“1”数据输入端；减法器11的被减数和减数分别来自与门13的输出和与门15的输出，其差输出连接至选择器20的“1”数据输入端；复数相乘模块22的数据来自与门16的输出，其结果连接至减法器10和加法器7的输入端；选择器17的“0”和“1”数据输入端分别来自数据B和乘法器2的乘积，其选择输出连接至加法器5和减法器9的输入；选择器18的“0”和“1”数据输入端分别来自加法器4和加法器6的求和输出，其输出为outA；选择器19的“0”和“1”数据输入端分别来自减法器8和减法器10的输出，其输出为outB；选择器20的“0”和“1”数据输入端分别来自加法器5和减法器11的输出，其输出为outC；选择器21的“0”和“1”数据输入端分别来自加法器7和减法器9的输出，其输出为outD；所有选择器的选择输入端均连接至选择信号Mode。
附图说明
图1 为混合基2蝶形运算核结构图；
图2为混合基4蝶形运算核结构图；
图3为本发明的封装示意图；
图4 为本发明提出的混合基2/4蝶形运算核电路架构图；
图5为 Mode=0时的基2电路模式蝶形运算核电路；
图6 为Mode=1时的基4电路模式蝶形运算核电路；
图7为本发明中的复数相乘模块的电路图。
具体实施方式
以下结合附图和实施例进一步详细阐述本发明。以下实施例并不是对本发明的限制。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中。
图1为混合基2蝶形运算核结构图，图2为混合基4蝶形运算核结构图。本发明混合基2/4蝶形型运算核路在结合两者的基础上加以改进，以在满足非4幂点FFT处理器电路设计要求的同时，保持较小的面积和较低的功耗。
附图4、5、6中，1、2、3为复数乘法器，4、5、6、7为复数加法器，8、9、10、11为复数减法器，12、13、14、15、16为与门，17、18、19、20、21为二选一选择器，22为复数相乘模块。
其中本发明中复数乘法器的功能是：假设有复数输入（a + b*j）和（c + d*j），则复数乘法器的输出为
。
本发明中二选一选择器的功能是：设有输入A和B，选择信号Sel，当Sel=0时，输出F为A，当Sel=1时，输出F为B。用表达式为：
。在电路中起到根据控制信号Sel选通其两路输入中一路连接到输出端。
本发明中复数相乘模块的功能是：假设有复数（a + bj），经过复数相乘模块实现j*（a + b*j）= -b + a*j。在实现时，将复数实部和虚部交换，并将原虚部取非加1（实现与-1相乘的功能）。假设复数实部和虚部位宽为n，其电路图如附图7所示。
本发明的电路结构如图4所示，混合基2/4蝶形型运算核路内部电路包括：复数乘法器1、2、3，复数加法器4、5、6、7，复数减法器8、9、10、11，与门12、13、14、15、16，二选一选择器16、17、18、19、20、21和复数相乘模块22。
其输入端包括：复数输入端A、B、C、D，旋转因子输入端WP1、WP2和WP3，模式控制信号输入端Mode。
其输出端包括：复数输出端outA，outB，outC和outD。
根据控制信号Mode，混合基2/4蝶形型运算核在工作过程中可被动态配置成单个基4蝶形运算核或两个并行基2蝶形运算。
当控制信号Mode输入为0时为基2电路模式，如图5所示，图中灰色部分表示为信号直接通过，不参与电路运算。复数乘法器1和3、复数加法器4和5、复数减法器8和9参与运算；电路中的与门12、13、14、15、16输出为0，选择器17、18、19、20、21选通“0”通道，其输出连通“0”数据输入。此时，该电路转变成两个独立且并行的基2蝶形运算核，A和B为一组，C和D为一组。可表示成：
当控制信号Mode输入为1时为基4电路模式，如图6所示。复数乘法器1、2和3、复数加法器4、5、6和7、复数减法器8～11参与运算。电路中的与门12、13、14、15、16的输出分别等于复数加法器4、复数减法器8、复数加法器5和复数减法器9的输出，选择器17、18、19、20、21选通“1”通道，其输出连通“1”数据输入。此时该电路实现单个基4蝶形运算，可表示成：
由上面的分析可得，当本发明提出的电路工作于基2模式（Mode = 0）时，其电路为两个并行基2蝶形运算核，计算功能混合基2蝶形运算核功能完全相同。当工作于基4模式（Mode = 1）时，其电路功能和混合基4蝶形运算核功能完全相同。因此可得，本发明提出的电路兼容基2和基4模式，同时基2和基4蝶形运算核共享了两个个复数乘法器、两个个复数加法器和两个个复数减法器，从而降低了电路面积和功耗。此外，采用了门控制技术，当配置成基2模式时，不参与基2运算的电路的输入屏蔽成0，避免内部电路节点的翻转，进一步降低了电路功耗。
Claims (5)
1.一种混合基2/4蝶型运算核，其特征在于，包括复数乘法器1、2、3，复数加法器4、5、6、7，复数减法器8、9、10、11，与门12、13、14、15、16，二选一选择器17、18、19、20、21和复数相乘模块22；所述混合基2/4蝶型运算核可被动态配置成单个基4电路模式或两个并行基2电路模式；
所述混合基2/4蝶型运算核进一步包括：复数输入端A、B、C、D，旋转因子输入端WP1、WP2、WP3，模式控制信号输入端Mode；所述复数输入端A连接复数加法器4的输入端和复数减法器8的输入端；所述复数输入端B连接二选一选择器17的“0”数据输入端和复数乘法器2的输入端；所述复数输入端C和旋转因子输入端WP2分别连接复数乘法器1的输入端；所述复数输入端D和旋转因子输入端WP3分别连接复数乘法器3的输入端；所述旋转因子输入端WP1连接与门12的输入端；所述模式控制信号输入端Mode连接与门12的输入端、二选一选择器17、18、19的“1”数据输入端以及二选一选择器20、21的“0”数据输入端。
2.如权利要求1所述的混合基2/4蝶型运算核，其特征在于，进一步包括复数输出端outA，outB，outC和outD；所述复数输出端outA，outB，outC和outD为二选一选择器18、19、20、21的输出端。
3.如权利要求1所述的混合基2/4蝶型运算核，其特征在于，当控制信号输入端Mode输入为0时，连通二选一选择器的“0”输入端，所述混合基2/4蝶型运算核被动态配置成两个并行基2电路模式；当控制信号输入端Mode输入为1时，连通二选一选择器的“1”输入端，所述混合基2/4蝶型运算核被动态配置成基4电路模式。
4.如权利要求3所述的混合基2/4蝶型运算核，其特征在于，在所述基2电路模式下，两个复数乘法器1、3、两个复数加法器4、5和两个复数减法器8、9参与运算。
5.如权利要求4所述的混合基2/4蝶型运算核，其特征在于，在所述基4电路模式下，三个复数乘法器1、2、3，四个复数加法器4、5、6、7和四个复数减法器8、9、10、11参与运算。
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