CN102004468B

CN102004468B - 基于fpga单处理器的光纤接口多轴运动控制系统

Info

Publication number: CN102004468B
Application number: CN2010105337846A
Authority: CN
Inventors: 赵欢; 熊振华; 吴建华; 丁汉; 盛鑫军
Original assignee: Shanghai Jiaotong University
Current assignee: Shanghai Jiaotong University
Priority date: 2010-11-07
Filing date: 2010-11-07
Publication date: 2012-06-27
Anticipated expiration: 2030-11-07
Also published as: CN102004468A

Abstract

一种电机控制技术领域的基于FPGA单处理器的光纤接口多轴运动控制系统，包括：FPGA控制模块、计算机总线通讯模块、现场总线光纤通讯模块、D/A转换放大以及脉冲输出后处理模块、光电编码器采样预处理模块、IO输入输出模块、电源模块、时钟发生模块以及FPGA配置模块，本发明具备现场总线光纤通讯接口的运动控制系统。本发明采用FPGA单处理器实现光电编码器采样、闭环控制计算、DA信号输出预处理、脉冲控制信号输出预处理、IO信号输入输出预处理、与计算机总线或现场总线光纤通讯模块通讯等功能，同时提供了一种通用的现场总线光纤通讯接口方案。

Description

基于FPGA单处理器的光纤接口多轴运动控制系统

技术领域

本发明涉及的是一种电机控制技术领域的系统，具体是一种基于FPGA单处理器的光纤接口多轴运动控制系统。

背景技术

传统的伺服电机控制方式，是将运动控制板卡置于计算机总线插槽中，通过计算机向控制板卡发送指令来实现对电机的控制。然而，当被控伺服电机增多时，运动控制板卡也需要同时扩展，与此同时不可避免地出现以下问题：计算机总线带宽不足，线缆排布复杂，扩展成本高昂，维护和升级困难等等。因而当前，利用串行通讯总线连接各个运动控制板卡的网络拓扑控制结构逐渐成为主流控制结构形式之一。

以往的运动控制板卡设计往往采用单片机+FPGA的控制结构形式，随着FPGA内部资源日益丰富，集成度不断提高，功耗逐渐减小，采用传统的设计结构形式势必带来成本增加，器件冗余的缺点。此外，现场总线传输通常采用双绞线作为媒介，虽然这种方式可以有效克服共模干扰，但是难以完全克服电机应用场合对总线通讯带来的强电磁干扰。以上两个问题是本发明要解决的主要问题。

经过对现有文献的检索，发现有以下现有技术：一、申请号为200910050444.5，公开号为CN 101546185A，名称为“基于IEEE-1394串行总线的多轴运动控制卡”，该技术给出了一种基于DSP+FPGA和IEEE-1394的运动控制板卡，但是该技术采用传统的单片机DSP+FPGA的控制方式，FPGA不具备处理器功能，此外该技术采用双绞线进行总线通讯，不具备光纤通信的能力，在总线传输距离和抗干扰方面能力欠缺；二、申请号为200320117819.3，公开号为CN 2679760Y，名称为“基于FPGA的高速数字伺服卡”，以及申请号为200710077029.X，公开号为CN 101382787A，名称为“一种基于FPGA的高速运动控制卡装置”，这两篇专利给出了基于FPGA的高速数字伺服卡或者运动控制卡，但是该卡不具备伺服闭环计算、光电编码器采样等伺服功能，其中的FPGA不作为处理器应用，而仅仅用来完成主机命令到脉冲信号的转换，此外，前者专利利用RS-485/422总线向电机驱动模块单向传输脉冲信号，不能反馈信号进行闭环；三、申请号为200510019331.0，公开号为CN 1752874A，名称为“基于片上系统的嵌入式运动控制方法及装置”，该技术给出了一种基于片上系统的嵌入式运动控制方法，但是这种方法是在SOC芯片上嵌入IP核实现，本身不具备现场总线的通讯能力，不能实现多节点的扩展；四、申请号为200810039195.5，公开号为CN 101308483.A，名称为“运动控制器的IEEE 1394通讯接口系统”，该技术给出了一种运动控制器的总线通讯接口系统，但是该技术也不具备光纤通信的能力，仅支持IEEE 1394协议，并且必须配合专有运动控制器使用，局限性较大；五、申请号为03125368.7，公开号为CN 1519672A，名称为“嵌入式多轴运动控制器”，该技术提供了一种基于DSP的运动控制器，但是该技术的各功能需要相应的芯片支持，此外，该技术未涉及关于总线接口的设计，不能应用于当前的总线通讯场合；六、申请号为200410017112.4，公开号为CN 1564095A，名称为“基于RS-232串行总线的多轴运动控制卡”，该技术公开了一种基于RS-232串行总线的多轴运动控制卡，但该技术重点描述了RS-232接口的具体形式，未涉及处理器设计以及总线通讯接口。

发明内容

本发明针对现有技术存在的上述不足，提供一种基于FPGA单处理器的光纤接口多轴运动控制系统，即完全基于FPGA单处理器控制，并且具备现场总线光纤通讯接口的运动控制系统。本发明采用FPGA单处理器实现光电编码器采样、闭环控制计算、DA信号输出预处理、脉冲控制信号输出预处理、IO信号输入输出预处理、与计算机总线或现场总线光纤通讯模块通讯等功能，同时提供了一种通用的现场总线光纤通讯接口方案。

本发明是通过以下技术方案实现，本发明包括：FPGA控制模块、计算机总线通讯模块、现场总线光纤通讯模块、D/A转换放大以及脉冲输出后处理模块、光电编码器采样预处理模块、IO输入输出模块、电源模块、时钟发生模块以及FPGA配置模块，其中：FPGA控制模块通过数据总线、地址总线和控制线分别与计算机总线通讯模块以及现场总线光纤通讯模块相连接并实现实现数据通讯和反馈信号或者控制信号通过现场总线光纤接口收发，FPGA控制模块通过串行通道或IO通道与D/A转换放大以及脉冲输出后处理模块连接并传输数字量控制信号，FPGA控制模块通过IO通道接收经过光电编码器采样预处理模块转换之后的光电编码器脉冲信号并在FPGA控制模块内部实现对脉冲个数的鉴相倍频和累加计数，FPGA通过IO通道以及数据总线、控制线实现与IO输入输出模块连接并访问外部的IO接口，FPGA控制模块分别与电源模块和时钟发生模块连接来获得电源以及时钟信号，FPGA控制模块与FPGA配置模块连接实现从计算机接收对FPGA的配置，计算机总线通讯模块通过计算机总线与计算机相连接并传输运动控制系统的反馈或者上位机的命令信息，现场总线光纤通讯模块通过光纤与其他运动控制节点相连接并传输节点之间的控制及测量信息，D/A转换放大以及脉冲输出后处理模块与各轴伺服驱动器相连接并传输模拟电压或者脉冲控制信号，光电编码器采样预处理模块与电机的光电编码器相连接并接收差分编码器信号，IO输入输出模块输出IO信息，FPGA配置模块通过配置线缆与计算机相连接并向FPGA传输配置信息。

所述的FPGA控制模块包括：中央处理器、D/A转换预处理模块、脉冲输出预处理模块、光电编码器采样后处理模块、IO信号滤波与回零捕获模块、时钟倍频模块、双口RAM模块和现场总线通讯预处理模块，其中：中央处理器向D/A转换预处理模块发送符合SPI同步串口协议的多轴控制信号，D/A转换预处理模块将多轴控制信号转化为符合串行D/A转换芯片需要的控制信号，中央处理器向脉冲输出预处理模块发送并行数据信号，脉冲输出预处理模块与脉冲输出后处理模块相连接并传输PULSE和DIRECTION脉冲信号，光电编码器采样后处理模块从光电编码器采样预处理模块上获取电机各伺服轴的状态信号并进行鉴相倍频和累加计数后输出至中央处理器从而获得电机当前的实际位置，IO信号滤波与回零捕获模块负责周期性访问外部IO输入输出模块获取各IO的实际状态并进行抗干扰滤波，并将中央处理器发出的IO输出信号给予输出，时钟倍频模块内置锁相环电路并输出时钟源至中央处理器，双口RAM模块的两套总线接口分别与FPGA控制模块和计算机总线通讯模块相连，通过共享在FPGA控制模块内建的双口RAM，计算机总线和FPGA控制模块可以方便地实现数据交互，现场总线通讯预处理模块与现场总线光纤通讯模块相连并与现场总线链路层芯片交互传输数据信息。

所述的现场总线光纤通讯模块包括：现场总线链路层芯片、现场总线物理层芯片、电平匹配网络、电平转换网络以及光纤收发器，其中：现场总线链路层芯片与FPGA控制模块进行连接并通过现场总线通讯预处理模块实现与中央处理器的数据交互，总线物理层芯片的一端与链路层芯片连接，另一端与电平匹配网络连接，电平匹配网络和电平转换网络是串联连接的阻容网络，电平匹配网络接收总线物理层芯片输出的现场总线差分信号，电平转换网络对经过电平匹配网络之后的差分信号进行电平转换后传递给光纤收发器实现物理层芯片电平与光纤收发器电平相匹配，光纤收发器输出光信号，实现节点之间的数据传输。

本发明与传统背景技术相比，所具有的有益效果是：

1、传统的运动控制系统往往采用单片机+FPGA的控制结构，同时扩展辅助芯片实现各种运动控制的功能，硬件系统庞大复杂，软件开发涉及单片机和FPGA两部分，调试维护困难不便，同时成本高昂，扩展性能差，本发明采用基于FPGA控制模块的单处理器控制结构，不仅在FPGA内部嵌入中央处理器使FPGA具备数字信号处理的功能，同时在中央处理器周围通过软件构建各运动控制功能模块，并在FPGA外部配置与计算机总线通讯、现场总线通讯以及电机控制有关的芯片即可完成对运动控制系统的设计，因而软件开发方面仅仅涉及FPGA，硬件方面节省了处理器芯片和其他部分辅助电路，如片外扩展双口RAM等，系统硬件更简洁，体积缩小，便于开发和维护。

2、当前应用于运动控制系统的现场总线通常采用双绞线作为传输介质，但是该方式对于总线传输距离和抗干扰能力有限制。如采用IEEE 1394a协议时，双绞线传输距离不大于4.5米，采用SERCOS协议或者Ethernet协议时，传输距离不大于100米，而采用本发明提到的光纤通讯方案，可以实现将传输距离延长到200米以上。另外，由于双绞线采用差分信号作为传输信号，当电磁干扰强烈时，总线信号易受到电磁干扰的影响，而采用本发明的光纤通讯方案，可以实现在总线传输过程中完全屏蔽电磁干扰对总线的影响，极大提高传输质量，确保控制的稳定。同时，采用本发明的光纤通讯方案可以方便地实现具有光纤接口的运动控制系统的扩展，从而实现多伺服电机的同步精确控制和监测。

附图说明

图1是本发明的结构框图。

图2是D/A模拟电压输出与脉冲输出的原理框图。

图3是光电编码器采样的原理框图。

图4是IO输入输出的原理框图。

图5是计算机总线与运动控制系统通讯的PCI通讯结构框图。

图6是现场总线光纤通讯的IEEE 1394总线通讯结构框图。

具体实施方式

下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

本实例以PCI总线作为计算机总线实例，以IEEE 1394总线作为现场总线实例，但本发明的保护范围不限于所述的实施例。

如图1所示，本实施例包括：FPGA控制模块9、PCI通讯模块17、IEEE 1394现场总线光纤通讯模块33、D/A转换放大10以及脉冲输出后处理模块11、光电编码器采样预处理模块12、IO输入输出模块15、电源模块32、时钟发生模块16以及FPGA控制模块配置模块34等。其中，FPGA控制模块9又包含以下几个主要部分：中央处理器模块1，D/A转换预处理模块2，脉冲输出预处理模块3，光电编码器采样后处理模块4，IO信号滤波与回零捕获模块5，时钟倍频模块6，内置双口RAM模块7，IEEE 1394总线通讯预处理模块8。

FPGA控制模块9核心为Altera公司的Cyclone系列FPGA控制模块芯片，其内部的中央处理器模块1通过FPGA控制模块的SOPC构建，其余7个模块通过硬件编程语言或者原理图构建。中央处理器模块1是整个运动控制系统的控制器，功能是完成四轴闭环控制计算，实际位置的采样和锁存，限位信号、回零信号、使能信号以及各用户自定义输入输出IO信号的捕获与驱动，响应上位机的指令以及对电机的模拟电压或者脉冲控制。当运动控制系统作为IEEE 1394主节点使用时，中央处理器1从内置双口RAM模块7通过PCI通讯模块17获得计算机30下发的各轴控制参考量，同时从IEEE 1394通讯预处理模块8读取获得当前各轴的实际位置，经过PID闭环计算之后将速度控制量通过IEEE 1394通讯预处理模块8发送到各子节点。当运动控制系统作为子节点使用时，中央处理器1从光电编码器采样后处理模块4获得当前各轴的实际位置并通过IEEE 1394通讯预处理模块8上传到主节点进行闭环计算，然后从IEEE 1394通讯预处理模块8获得主节点下发的电机控制指令，再经过D/A转换预处理模块2或者脉冲输出预处理模块3发送给伺服驱动器，从而驱动电机运行。无论作为主节点使用或者子节点使用，中央处理器1均周期访问IO信号滤波与回零捕获模块5，一方面将输出IO信号通过5进行输出，另一方面，通过不断读取5锁存的数据获得限位信号、回零信号、以及各输入IO信号。中央处理器1从时钟倍频模块6接收经过倍频后的时钟信号作为时钟源。

在FPGA控制模块9中，D/A转换预处理模块2通过SPI串行接口与中央处理器1连接，具体包含三根信号线：SDO数据输出，SCK时钟和CS片选。其中，SCK为中央处理器的时钟信号，SDO为中央处理器1发送给串行D/A芯片的四轴控制数据信号，CS为对模块2的片选信号。当作为子节点使用时，中央处理器1在每个伺服周期将四轴的控制数据信号发送到D/A转换预处理模块2，D/A转换预处理模块2根据时钟信号对各轴的串行控制信号进行划分，最终产生对应于各轴的帧信号和数据信号。产生的帧信号和数据信号，连同时钟信号，最终输出给D/A转换及放大模块10进行D/A转换。

在FPGA控制模块9中，脉冲输出预处理模块3通过以下信号线与中央处理器1连接：并行数据线D[15..0]，片选信号线CE[3..0]，模式选择信号线MODE[1..0]。其中并行数据线D[15..0]在片选信号线CEx有效时传输来自中央处理器1的数据信号，CE[3..0]分别代表#4-#1四轴的片选信号，模式选择信号线MODE[1..0]的输出电平表征脉冲输出模式控制：MODE0＝0，MODE1＝0，则为指令脉冲PULSE+方向DIRECTION的脉冲输出形式；MODE0＝1，MODE1＝0，则为正转CW脉冲/反转CCW脉冲的脉冲输出形式；MODE0＝0，MODE1＝1，则为A相脉冲列+B相脉冲列的2相指令脉冲输出形式。脉冲输出预处理模块3从时钟倍频模块6获得倍频后的时钟信号，并将获得的并行数据转化为同值频率的脉冲序列，然后输出给脉冲输出后处理模块11进行单端信号向差分信号的转换。

在FPGA控制模块9中，光电编码器采样后处理模块4通过以下信号线与中央处理器1连接：并行数据线D[15..0]，片选信号线EncoderCE[3..0]。当片选信号线EncoderCEx有效时，第x轴的实际位置采样从光电编码器采样后处理模块4传输到中央处理器1。该模块用来对外部的光电编码器信号进行鉴相倍频并累加计数。

在FPGA控制模块9中，IO信号滤波与回零捕获模块5中的限位开关、使能端子、回零开关信号通过PIO与中央处理器1进行连接，用户自定义输入输出信号通过并行数据线D[15..0]和片选信号线ExinpCE，ExoutpCE与中央处理器1进行连接。中央处理器1通过PIO直接读取经过消抖和滤波之后的限位开关、回零信号状态，并通过PIO将使能信号锁存和输出。中央处理器1通过控制ExinpCE，ExoutpCE信号线的状态将用户自定义输入IO的锁存状态读取到数据总线D[15..0]上，或者将D[15..0]的数据发送到输出IO。

在FPGA控制模块9中，时钟倍频模块6是一个锁相环PLL。时钟倍频模块6的输入是来自时钟发生器16-有源晶振的50MHz时钟信号，锁相环将该时钟信号4倍频获得200MHz时钟频率作为中央处理器1的时钟信号输入。

在FPGA控制模块9中，内置双口RAM模块7是一个由软件实现的双口RAM。该模块具有1K×16bit的内存空间，通过Avalon总线与中央处理器连接，通过数据线，地址线和控制线与计算机总线通讯模块17的PCI 9052进行连接。该双口RAM可以由中央处理器或者PCI9052进行访问，实现双方数据的交互。

在FPGA控制模块9中，IEEE 1394通讯预处理模块8通过Avalon总线与中央处理器连接。在上电之初，中央处理器1通过IEEE 1394通讯预处理模块8对外部的IEEE 1394的链路层芯片18进行配置和初始化。当系统接收到来自其他节点的数据包时，IEEE 1394通讯预处理模块8读取IEEE 1394的链路层芯片18获得其他节点发送的数据信号，然后返回确认包，并对数据包解包得到其中的有效传输数据，之后将这些数据传送给中央处理器1。当系统向其他节点发送数据包时，IEEE 1394通讯预处理模块8把从中央处理器1接收到的传输数据时自动打包，并在数据包前加上包头信息，再将数据包发送到指定的节点，此后等待确认数据包的返回，由是完成一个发送周期。

在图2所示实施例中，D/A转换及放大模块10包括有两片串行D/A转换芯片1001，一片运算放大器1002，脉冲输出后处理模块11包括两片单端信号转差分信号芯片1101。D/A转换芯片1001从D/A转换预处理模块2获得帧信号，数据信号和时钟信号，并转换为四个轴的控制模拟电压信号，并将该电压信号发送到具有四通道的运算放大器芯片1002，放大之后成为-10V～+10V模拟电压信号，然后发送给各轴的伺服驱动器2401、2402、2403、2404。单端信号转差分信号芯片1101从脉冲输出预处理模块3得到单端脉冲信号，经过脉冲输出模块11转换之后成为差分信号，该信号用于驱动脉冲输入的伺服驱动器2401、2402、2403、2404。

在图3所示实施例中，各轴伺服驱动器2401、2402、2403、2404的光电编码器差分信号A+/-，B+/-，Z+/-发送到光电编码器采样预处理模块12进行差分信号到单端信号的转换。转换后的A，B信号进入FPGA控制模块的光电编码器采样后处理模块4进行鉴相倍频以及计数。其中鉴相倍频模块401根据A，B信号的相位前后和A，B信号的频率对编码器信号进行2倍频或者4倍频，倍频之后的信号进入计数模块402进行累加计数。计数的数值在每个采样周期被中央处理器1读取。经过差分信号到单端信号转换后的Z相信号——Index信号，经过捕获Index模块50101之后成为捕获信号。利用Index/Home信号选择模块50102，回零信号将会从Index信号和Home开关信号中选择其一，并最终发送给中央处理器1。对于捕获Index模块50101，当各轴的Index信号出现低电平到高电平的跳变，则相应轴的Index信号被捕获到，并传送给Index/Home信号选择模块50102。Index/Home信号选择模块50102具有选择控制线“Index/Home选择”，当控制线的输入电平为低时，Home信号将会通过该模块进入中央处理器1，当输入电平为高时，Index信号将会通过该模块进入中央处理器1。对于抗干扰滤波模块50103，它主要通过对回零开关信号进行滤波，当开关信号在一定时间范围内保持不变时，相应的开关信号将进入Index/Home信号选择模块50102。

在图4所示实施例中，限位开关26信号，回零开关27信号和用户自定义输入2801信号通过IO输入模块1501(从属于IO输入输出模块15)之后进入FPGA控制模块9，首先在抗干扰滤波模块50103中进行消抖滤波。滤波之后的限位信号通过PIO接口进入中央处理器1；而抗干扰滤波之后的用户自定义输入信号将会通过数据总线D[15..0]进入中央处理器1。另一方面，中央处理器1通过数据总线D[15..0]将用户自定义输出信号输出给IO输出模块1502(从属于IO输入输出模块15)，之后再将信号传送到用户自定义输出端子2802；中央处理器1通过PIO通道将使能信号传送给IO输出模块1502，之后再将信号传送到使能端子29。

在图5所示实施例中，当作为主节点使用或者作为基于PCI的运动控制系统独立使用时，板卡与计算机之间通过PCI进行连接。其中计算机可以是工业控制计算机或者嵌入式计算机3001，而PCI协议的物理接口形式可以是PCI金手指或者是PC104Plus插针3002。计算机30直接对PCI通讯模块17进行访问，而PCI通讯模块17中的PCI 9052芯片将局部总线地址映射到计算机访问空间。FPGA控制模块9内部内置双口RAM7，双口RAM7通过Avalon总线与中央处理器1进行连接，通过PCI 9052的局部总线与PCI 9052芯片连接。中央处理器1和PCI 9052芯片均可以实现对内置的双口RAM模块7进行访问，从而实现计算机30与运动控制系统23之间的数据交互。

在图6所示实施例中，IEEE 1394通讯的结构包括有以下部分：FPGA控制模块9，IEEE1394链路层芯片18，IEEE 1394物理层芯片19，IEEE 1394通讯电平匹配网络20，IEEE 1394电平转换网络21，IEEE 1394通讯光纤收发器22以及通讯光纤31。FPGA控制模块内部与IEEE1394通讯相关模块包括有中央处理器1和IEEE 1394通讯预处理模块8。IEEE 1394通讯预处理模块8通过Avalon总线与中央处理器1连接，通过数据总线、地址总线以及控制线等与IEEE1394链路层芯片进行连接。IEEE 1394通讯预处理8从中央处理器1得到数据，然后加上包头等信息并将数据包写入IEEE 1394链路层芯片18。同时，IEEE 1394通讯预处理8中断读取IEEE 1394链路层芯片18获得其他节点发送过来的数据，然后解包取出其中有效数据，并将数据发送给中央处理器1。

Claims

1.一种基于FPGA单处理器的光纤接口多轴运动控制系统，其特征在于，包括：FPGA控制模块、计算机总线通讯模块、现场总线光纤通讯模块、D/A转换放大以及脉冲输出后处理模块、光电编码器采样预处理模块、IO输入输出模块、电源模块、时钟发生模块以及FPGA配置模块，其中：FPGA控制模块通过数据总线、地址总线和控制线分别与计算机总线通讯模块以及现场总线光纤通讯模块相连接并实现数据通讯，反馈信号或者控制信号通过现场总线光纤接口收发，FPGA控制模块通过串行通道或IO通道与D/A转换放大以及脉冲输出后处理模块连接并传输数字量控制信号，FPGA控制模块通过IO通道接收经过光电编码器采样预处理模块转换之后的光电编码器脉冲信号并在FPGA控制模块内部实现对脉冲个数的鉴相倍频和累加计数，FPGA通过IO通道以及数据总线、控制线实现与IO输入输出模块连接并访问外部的IO接口，FPGA控制模块分别与电源模块和时钟发生模块连接来获得电源以及时钟信号，FPGA控制模块与FPGA配置模块连接实现从计算机接收对FPGA的配置，计算机总线通讯模块通过计算机总线与计算机相连接并传输运动控制系统的反馈或者上位机的命令信息，现场总线光纤通讯模块通过光纤与其他运动控制节点相连接并传输节点之间的控制及测量信息，D/A转换放大以及脉冲输出后处理模块与各轴伺服驱动器相连接并传输模拟电压或者脉冲控制信号，光电编码器采样预处理模块与电机的光电编码器相连接并接收差分编码器信号，IO输入输出模块输出IO信息，FPGA配置模块通过配置线缆与计算机相连接并向FPGA传输配置信息；

2.根据权利要求1所述的基于FPGA单处理器的光纤接口多轴运动控制系统，其特征是，所述的现场总线光纤通讯模块包括：现场总线链路层芯片、现场总线物理层芯片、电平匹配网络、电平转换网络以及光纤收发器，其中：现场总线链路层芯片与FPGA控制模块进行连接并通过现场总线通讯预处理模块实现与中央处理器的数据交互，总线物理层芯片的一端与链路层芯片连接，另一端与电平匹配网络连接，电平匹配网络和电平转换网络是串联连接的阻容网络，电平匹配网络接收总线物理层芯片输出的现场总线差分信号，电平转换网络对经过电平匹配网络之后的差分信号进行电平转换后传递给光纤收发器实现物理层芯片电平与光纤收发器电平相匹配，光纤收发器输出光信号，实现节点之间的数据传输。