CN101996994A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件，包括：半导体衬底；在所述半导体衬底上具有栅极；在所述栅极两侧的半导体衬底中具有第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为同型，所述第一离子掺杂区、第二离子掺杂区和栅极构成第一MOS晶体管；在所述第一离子掺杂区中具有第三离子掺杂区，所述第二离子掺杂区中具有第四离子掺杂区，所述第三离子掺杂区和第四离子掺杂区为同型，第三离子掺杂区和第四离子掺杂区，与所述第一离子掺杂区和第二离子掺杂区反型，第三离子掺杂区、第四离子掺杂区和栅极构成第二MOS晶体管，从而实现了双向导通。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
半导体集成电路中包含大量的NMOS晶体管和PMOS晶体管，所谓NMOS晶体管是在半导体衬底的p型有源区上形成栅极，并在栅极两侧的有源区内注入n型杂质形成源/漏极的器件，因其形成的位于栅极下方的沟道为n型，故称为n型沟道金属氧化物半导体结构。所谓PMOS晶体管则是在半导体衬底的n型有源区上注入p型杂质形成源/漏区的器件，因其沟道为p型，故称作p型沟道金属氧化物半导体结构。
目前在半导体制造中，通常利用NMOS晶体管和PMOS晶体管互连形成半导体器件，例如由NMOS晶体管或PMOS晶体管构成的反相器、传输门等半导体器件，也可以由NMOS晶体管和PMOS晶体管构成CMOS器件。
下面以NMOS晶体管为例对半导体器件制作过程进行说明，例如NMOS晶体管的制作过程如下：
图1至图5为现有技术中的NMOS晶体管形成方法示意图。如图1至图5所示，首先，在半导体衬底10中形成p型有源区20；接着在p型有源区20上形成栅极30；接着在栅极30两侧的有源区20进行轻掺杂n型离子，形成轻掺杂源/漏极区40；接着在栅极30两侧形成栅侧墙层50；接着在栅侧墙层50两侧的有源区20进行重掺杂n型离子，形成重掺杂源/漏极区60；轻掺杂源极区和重掺杂源极区构成NMOS晶体管的源极区，轻掺杂漏极区和重掺杂漏极区构成NMOS晶体管的漏极区，从而形成了NMOS晶体管。
例如在公开号为“CN101123271A”，名称为“半导体器件及其制造方法”的中国专利文献中还提供了一种金属氧化物半导体器件，包括：半导体衬底；在所述衬底表面形成的栅极，所述栅极两侧具有侧墙层隔离物；以及分别位于所述侧墙层隔离物两侧衬底中的源极区和漏极区；以及第一金属硅化物，位于所述源极区和漏极区上；和第二金属硅化物，位于所述栅极上。另外在其它的专利文献中可以发现更多与上述技术方案相关的信息，例如更详细的形成MOS晶体管的方法。
上述的MOS器件都只能单向导通，例如NMOS晶体管是正向电压导通，而PMOS晶体管是负向电压导通，而现有技术制造双向导通的器件需要单独制作一个NMOS晶体管和一个PMOS晶体管，占用两个MOS晶体管的面积，随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体晶片朝向高集成度方向发展，因此进一步降低半导体器件所占用芯片面积，增加半导体器件的功能成为人们比较关注的问题。
发明内容
本发明解决的问题是提供一种半导体器件，从而可以进一步增加半导体器件的功能，并且节省芯片面积。
为了解决上述问题，本发明提供了一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上具有栅极；
在所述栅极两侧的半导体衬底中具有第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为同型，所述第一离子掺杂区、第二离子掺杂区和栅极构成第一MOS晶体管；
在所述第一离子掺杂区中具有第三离子掺杂区，所述第二离子掺杂区中具有第四离子掺杂区，所述第三离子掺杂区和第四离子掺杂区为同型，第三离子掺杂区和第四离子掺杂区，与所述第一离子掺杂区和第二离子掺杂区反型，第三离子掺杂区、第四离子掺杂区和栅极构成第二MOS晶体管。
优选的，所述第一离子掺杂区和第二离子掺杂区延伸到栅极边缘下方的半导体衬底中，所述第一离子掺杂区和第二离子掺杂区沿栅极长度方向的距离小于第三离子掺杂区和第四离子掺杂区沿栅极长度方向的距离。
优选的，所述半导体衬底中具有掺杂阱区，所述掺杂阱区的掺杂离子与第一掺杂区和第二掺杂区反型，所述第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区位于所述掺杂阱区内。
优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为p型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为n型。
优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为n型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为p型。
相应的，本发明还提供了一种半导体器件的制造方法，包括步骤：
提供半导体衬底；
在所述半导体衬底上形成栅极；
对所述栅极两侧的半导体衬底掺杂同型离子，形成第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区、第二离子掺杂区和栅极构成第一MOS晶体管；
对第一离子掺杂区和第二离子掺杂区进行掺杂同型离子，形成第三离子掺杂区和第四离子掺杂区，第三离子掺杂区和第四离子掺杂区，与所述第一离子掺杂区和第二离子掺杂区反型，第三离子掺杂区、第四离子掺杂区和栅极构成第二MOS晶体管。
优选的，对所述栅极两侧的半导体衬底掺杂同型离子步骤后还包括退火步骤。
优选的，所述退火采用尖峰退火，先以250℃/min至3000℃/min的速率上升到1050℃至1200℃，再以250℃/min至3000℃/min的速率下降。
优选的，对第一离子掺杂区和第二离子掺杂区进行掺杂同型离子步骤后还包括退火步骤。
优选的，在所述半导体衬底上具有栅极步骤之前还包括：对半导体衬底进行掺杂形成掺杂阱区。
优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为p型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为n型。
优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为硼，剂量为5E13atom/cm2至1E14atom/cm2，能量为60Kev至80Kev。
优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为n型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为p型。
优选的，在所述半导体衬底上形成栅极的步骤包括：
在形成栅介质层和的栅电极层；
在栅介质层和的栅电极层侧墙层上形成栅侧墙层；且半导体器件的制造方法还包括步骤：
在栅介质层和的栅电极层两侧进行轻掺杂。
相比于现有技术，上述技术方案的优点在于：
本发明提供的半导体器件通过集成的NMOS晶体管和PMOS晶体管，从而具备NMOS晶体管和PMOS晶体管的功能，可以双向导通，而且占用芯片面积却仅相当于单独一个NMOS晶体管或者PMOS晶体管占用的芯片面积。而现有技术制造双向导通的器件需要单独制作一个NMOS晶体管和一个PMOS晶体管，占用两个MOS晶体管的面积，而本发明的半导体器件占用一个MOS晶体管的面积，却使器件具有双向导通的功能，因此可以节省芯片面积，可以大大的降低制作成本。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1至图5为现有技术中的NMOS晶体管形成方法示意图；
图6为本发明的半导体器件一实施例的示意图；
图7至图8为本发明的半导体器件工作方式示意图；
图9为本发明的半导体器件另一实施例的示意图；
图10为本发明的半导体器件制造方法的流程图；
图11至图15为本发明半导体器件制造方法的示意图；
图16为本发明的半导体器件一实施例的测试图。
具体实现方式
由背景技术可知，半导体集成电路中包含大量的NMOS晶体管和PMOS晶体管，现有的NMOS晶体管是在半导体衬底的p型有源区上形成栅极，并在栅极两侧的有源区内注入n型杂质形成源/漏极的器件；现有的PMOS晶体管则是在半导体衬底的n型有源区上注入p型杂质形成源/漏区的器件。
目前在半导体制造中，通常利用NMOS晶体管和PMOS晶体管互连形成半导体器件，例如由NMOS晶体管或PMOS晶体管构成的反相器、传输门等半导体器件，也可以由NMOS晶体管和PMOS晶体管构成CMOS器件。有的半导体器件中需要使用双向导通的器件，现有技术中是利用单独的NMOS晶体管和PMOS晶体管互连而成，这样需要同时在该半导体器件中制造NMOS晶体管和PMOS晶体管，这样就需要占用两个晶体管的面积。
随着半导体制造技术的飞速发展，半导体器件尺寸的下降，半导体晶片朝向高集成度方向发展，因此进一步降低半导体器件所占用芯片面积，增加半导体器件的功能成为人们比较关注的问题。
本发明的发明人在经过大量的实验和研究后得到了一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上具有栅极；
在所述栅极两侧的半导体衬底中具有第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为同型，所述第一离子掺杂区、第二离子掺杂区和栅极构成第一MOS晶体管；
在所述第一离子掺杂区中具有第三离子掺杂区，所述第二离子掺杂区中具有第四离子掺杂区，所述第三离子掺杂区和第四离子掺杂区为同型，第三离子掺杂区和第四离子掺杂区，与所述第一离子掺杂区和第二离子掺杂区反型，第三离子掺杂区、第四离子掺杂区和栅极构成第二MOS晶体管。
优选的，所述第一离子掺杂区和第二离子掺杂区延伸到栅极边缘下方的半导体衬底中，所述第一离子掺杂区和第二离子掺杂区沿栅极长度方向的距离小于第三离子掺杂区和第四离子掺杂区沿栅极长度方向的距离。
优选的，所述半导体衬底中具有掺杂阱区，所述掺杂阱区的掺杂离子与第一掺杂区和第二掺杂区反型，所述第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区位于所述掺杂阱区内。
优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为p型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为n型。
优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为n型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为p型。
相应的，本发明还提供了一种半导体器件的制造方法，包括步骤：
提供半导体衬底；
在所述半导体衬底上形成栅极；
对所述栅极两侧的半导体衬底掺杂同型离子，形成第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区、第二离子掺杂区和栅极构成第一MOS晶体管；
对第一离子掺杂区和第二离子掺杂区进行掺杂同型离子，形成第三离子掺杂区和第四离子掺杂区，第三离子掺杂区和第四离子掺杂区，与所述第一离子掺杂区和第二离子掺杂区反型，第三离子掺杂区、第四离子掺杂区和栅极构成第二MOS晶体管。
优选的，对所述栅极两侧的半导体衬底掺杂同型离子步骤后还包括退火步骤。
优选的，所述退火采用尖峰退火，先以250℃/min至3000℃/min的速率上升到1050℃至1200℃，再以250℃/min至3000℃/min的速率下降。
优选的，对第一离子掺杂区和第二离子掺杂区进行掺杂同型离子步骤后还包括退火步骤。
优选的，在所述半导体衬底上具有栅极步骤之前还包括：对半导体衬底进行掺杂形成掺杂阱区。
优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为p型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为n型。
优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为硼，剂量为5E13atom/cm2至1E14atom/cm2，能量为60Kev至80Kev。
优选的，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为n型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为p型。
优选的，在所述半导体衬底上形成栅极的步骤包括：
在形成栅介质层和的栅电极层；
在栅介质层和的栅电极层侧墙层上形成栅侧墙层；且半导体器件的制造方法还包括步骤：
在栅介质层和的栅电极层两侧进行轻掺杂。
本发明提供的半导体器件具备NMOS晶体管和PMOS晶体管的功能，占用芯片面积却仅相当于单独一个NMOS晶体管或者PMOS晶体管占用的芯片面积，因此如果想即具备NMOS晶体管和PMOS晶体管的功能，现有技术需要单独制作一个NMOS晶体管和一个PMOS晶体管，占用两个MOS晶体管的面积，而本发明的半导体器件占用一个MOS晶体管的面积，却实现了NMOS晶体管和PMOS晶体管的功能，因此将本发明利用在有时需要使用NMOS晶体管，有时需要使用PMOS晶体管的半导体器件里，可以节省芯片面积，可以大大的降低制作成本。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实现方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明的半导体器件第一实施例
图6为本发明的半导体器件一实施例的示意图，如图6所示，包括：半导体衬底110，所示半导体衬底110可以是单晶硅、多晶硅或非晶硅；所述半导体衬底110也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底110还可以具有外延层或绝缘层上硅结构；所述的半导体衬底110还可以是其它半导体材料，这里不再一一列举。在半导体衬底110中具有有源区(AA，Active Area)110a，例如为n型有源区(AA)110a。
在所述半导体衬底110的有源区110a上具有栅极120。在一个具体实现中，所述栅极120包括：栅介质层121、形成在栅介质层121表面的栅电极层122。在其它实施例中栅极120还可以包括栅电极层122表面具有的硬掩膜层(未图示)，所述硬掩膜层的材料可以选自氮化硅；以及在栅介质层121、栅电极层122及硬掩膜层两侧的侧墙层(未图示)，所述侧墙层可以为氮化硅-氧化硅的叠层结构，也可以为氧化硅-氮化硅-氧化硅的叠层结构。
所述栅介质层121材料可以选自二氧化硅(SiO2)、氮氧化硅(SiON)等材料或其组合。当然所述栅介质层121也可以为其它绝缘材料层。
所述栅电极122的材料选自多晶硅，一般，多晶硅层采用掺杂多晶硅材料。厚度约为150埃至6000埃。需要特别指出的是，在其它实施例中，所述栅电极122还包括金属硅化物层(未图示)。另外该栅极120还可以为本领域技术人员所熟知的材料。
在所述栅极120两侧的半导体衬底110中具有第一离子掺杂区130a和第二离子掺杂区130b，所述第一离子掺杂区130a和第二离子掺杂区130b掺杂的离子为同型，所述第一离子掺杂区130a、第二离子掺杂区130b和栅极120构成第一MOS晶体管。在一具体实现中，所述第一离子掺杂区130a和第二离子掺杂区130b的掺杂类型为p型，例如可以掺杂有硼离子，所述第一离子掺杂区130a、第二离子掺杂区130b和栅极120构成第一MOS晶体管(PMOS)。
在所述第一离子掺杂区130a中具有第三离子掺杂区140a，所述第二离子掺杂区130b具有第四离子掺杂区140b，所述第三离子掺杂区140a和第四离子掺杂区140b为同型，第三离子掺杂区140a和第四离子掺杂区140b，与所述第一离子掺杂区130a和第二离子掺杂区130b反型，第三离子掺杂区140a、第四离子掺杂区140b和栅极120构成第二MOS晶体管。在一具体实现中，所述第三离子掺杂区140a和第四离子掺杂区140b的掺杂类型为n型，例如可以掺杂有磷离子，第三离子掺杂区140a、第四离子掺杂区140b和栅极120构成第二MOS晶体管(NMOS)。
在一优选实现方式中，所述第一离子掺杂区130a和第二离子掺杂区130b延伸到栅极120边缘下方的半导体衬底110中。所述第一离子掺杂区130a和第二离子掺杂区130b沿栅极120长度方向的距离小于第三离子掺杂区140a和第四离子掺杂区140b沿栅极120长度方向的距离，这样使得所述第三离子掺杂区140a和第四离子掺杂区140b分别被包围在所述第一离子掺杂区130a和第二离子掺杂区130b内，从而第三离子掺杂区140a和第四离子掺杂区140b的掺杂离子均匀性好，从而器件的性能较好；并且第三离子掺杂区140a和第四离子掺杂区140b之间的距离可以等于或小于栅极120的长度，也就是第三离子掺杂区140a和第四离子掺杂区140b可以位于栅极120两侧并和栅极120下的半导体衬底110接壤，也可以延伸到栅极120边缘下方，从而在栅极120加电压就可以在栅极120下形成导电沟道。
在一优选的实现方式中，所述半导体衬底110中具有掺杂阱区110b，所述掺杂阱区110b的掺杂离子与第一掺杂区130a和第二掺杂区130b反型，为n型，所述第一掺杂区130a、第二掺杂区130b、第三掺杂区140a和第四掺杂区140b位于所述掺杂阱区110b内，因为掺杂阱区的110b的掺杂浓度通常大于有源区的掺杂浓度，因此可以进一步的升高PMOS晶体管的开启电压(在有源区中形成掺杂阱区，且掺杂阱区的掺杂浓度通常大于有源区的掺杂浓度为本领域技术人员所熟知的做法，因此不再赘述)。
另外，所提及的尺寸以及参数范围为90nm工艺中根据实际的器件尺寸而选择的优选范围；进一步的，在65nm或者45nm工艺中，随着MOSFET的按比例缩小，上述实施例中所述尺寸以及参数选择，还可以随之调整，本领域技术人员能够根据本发明所公开的方法，选择相应的参数进行生产制造，应当视为未脱离本发明的保护范围，特此说明。
上述的半导体器件因为将PMOS晶体管集成在NMOS晶体管内，因此可以通过调整栅极电压，使得NMOS晶体管和PMOS晶体管选择导通，如图7所示和图8所示，例如当栅极加负电压时，形成导电沟道130，该半导体器件的第一MOS晶体管(PMOS晶体管)导通；当栅极加正电压时，形成导电沟道140，该半导体器件的第二MOS晶体管(NMOS晶体管)导通。从而，本发明的双向导通的半导体器件大大减小了面积，降低了成本，并且用在需要使用双向导通的半导体器件中可以大大的节省芯片面积，降低成本。
本发明的半导体器件第二实施例
图9为本发明的半导体器件另一实施例的示意图，如图9所示，包括：半导体衬底210，所示半导体衬底210可以是单晶硅、多晶硅或非晶硅；所述半导体衬底210也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底210还可以具有外延层或绝缘层上硅结构；所述的半导体衬底210还可以是其它半导体材料，这里不再一一列举。在半导体衬底210中具有有源区(AA)210a，例如为p型有源区(AA)210a。
在所述半导体衬底210的有源区210a上具有栅极220。在一个具体实现中，所述栅极220包括：栅介质层221、形成在栅介质层221表面的栅电极层222。在其它实施例中栅极220还可以包括在栅电极层222表面具有的硬掩膜层(未图示)，所述硬掩膜层的材料可以选自氮化硅；以及在栅介质层221、栅电极层222及硬掩膜层两侧的侧墙层(未图示)，所述侧墙层可以为氮化硅-氧化硅的叠层结构，也可以为氧化硅-氮化硅-氧化硅的叠层结构。
所述栅介质层221材料可以选自二氧化硅(SiO2)、氮氧化硅(SiON)等材料或其组合。当然所述栅介质层221也可以为其它绝缘材料层。
所述栅电极层222的材料选自多晶硅，一般，多晶硅层采用掺杂多晶硅材料。厚度约为150埃至6000埃。需要特别指出的是，在其它实施例中，所述栅电极层222还包括金属硅化物层(未图示)。另外该栅电极层220还可以为本领域技术人员所熟知的材料。
在所述栅极220两侧的半导体衬底210中具有第一离子掺杂区230a和第二离子掺杂区230b，所述第一离子掺杂区230a和第二离子掺杂区230b掺杂的离子为同型，所述第一离子掺杂区230a、第二离子掺杂区230b和栅极220构成第一MOS晶体管。在一具体实现中，所述第一离子掺杂区230a和第二离子掺杂区230b的掺杂类型为n型，例如可以掺杂有磷离子，所述第一离子掺杂区230a、第二离子掺杂区230b和栅极220构成第一MOS晶体管(NMOS)。
在所述第一离子掺杂区230a中具有第三离子掺杂区240a，所述第二离子掺杂区230b具有第四离子掺杂区240b，所述第三离子掺杂区240a和第四离子掺杂区240b为同型，第三离子掺杂区240a和第四离子掺杂区240b，与所述第一离子掺杂区230a和第二离子掺杂区230b反型，第三离子掺杂区240a、第四离子掺杂区240b和栅极220构成第二MOS晶体管。在一具体实现中，所述第三离子掺杂区240a和第四离子掺杂区240b的掺杂类型为p型，例如可以掺杂有硼离子，第三离子掺杂区240a、第四离子掺杂区240b和栅极220构成第二MOS晶体管(PMOS)。
在一优选实现方式中，所述第一离子掺杂区230a和第二离子掺杂区230b延伸到栅极220边缘下方的半导体衬底210中。所述第一离子掺杂区230a和第二离子掺杂区230b沿栅极220长度方向的距离小于第三离子掺杂区240a和第四离子掺杂区240b沿栅极220长度方向的距离，这样使得所述第三离子掺杂区240a和第四离子掺杂区240b分别被包围在所述第一离子掺杂区230a和第二离子掺杂区230b内，从而第三离子掺杂区240a和第四离子掺杂区240b的掺杂离子均匀性好，从而器件的性能较好；并且第三离子掺杂区240a和第四离子掺杂区240b之间的距离可以等于或小于栅极220的长度，也就是第三离子掺杂区240a和第四离子掺杂区240b可以位于栅极220两侧并和栅极220下的半导体衬底210接壤，也可以延伸到栅极220边缘下方，从而在栅极220加电压就可以在栅极220下形成导电沟道。
在一优选的实现方式中，所述半导体衬底210中具有掺杂阱区210b，所述掺杂阱区210b的掺杂离子与第一掺杂区230a和第二掺杂区230b反型，为p型，所述第一掺杂区230a、第二掺杂区230b、第三掺杂区240a和第四掺杂区240b位于所述掺杂阱区210b内，因为掺杂阱区的210b的掺杂浓度通常大于有源区的掺杂浓度，因此可以进一步的升高NMOS晶体管的开启电压(在有源区中形成掺杂阱区，且掺杂阱区的掺杂浓度通常大于有源区的掺杂浓度为本领域技术人员所熟知的做法，因此不再赘述)。
另外，所提及的尺寸以及参数范围为90nm工艺中根据实际的器件尺寸而选择的优选范围；进一步的，在65nm或者45nm工艺中，随着MOSFET的按比例缩小，上述实施例中所述尺寸以及参数选择，还可以随之调整，本领域技术人员能够根据本发明所公开的方法，选择相应的参数进行生产制造，应当视为未脱离本发明的保护范围，特此说明。
上述的半导体器件因为将PMOS晶体管集成在NMOS晶体管内，因此可以通过调整栅极电压，使得NMOS晶体管和PMOS晶体管选择导通，例如当栅极加负电压时该半导体器件的第二MOS晶体管(PMOS晶体管)导通，当栅极加正电压时该半导体器件的第一MOS晶体管(NMOS晶体管)导通。从而，本发明的双向导通的半导体器件大大减小了面积，降低了成本，并且用在需要双向导通的半导体器件中可以大大的节省芯片面积，降低成本。
本发明的半导体器件制造方法第一实施例
图10为本发明的半导体器件的制造方法流程图，图11至图15为本发明的半导体器件的制造方法示意图。下面参考图10至图15所示，对本发明半导体器件的制造方法一实施例进行说明，包括步骤：
S1：提供半导体衬底。
如图11所示，在所述半导体衬底110内具有有源区110a，有源区110a可以利用在半导体衬底110上层外延生长的方法或者对半导体衬底110的特定厚度进行离子注入的方法得到，在本实施例中有源区110a掺杂为n型，例如可以掺杂有磷离子。
在一优选的实现方式中，还可以对有源区110a进行离子注入，注入n型离子，例如磷离子，在所述半导体衬底110中形成掺杂阱区110b。
S2：在所述半导体衬底110上形成栅极。
如图12所示，在一个具体实现中，所述栅极120包括：栅介质层121、形成在栅介质层121表面的栅电极层122。优选的，栅极120还可以包括形成在栅电极层表面的硬掩膜层(未图示)以及在栅介质层121、栅电极层122及硬掩膜层两侧的侧墙层(未图示)。
所述栅介质层121材料可以选自二氧化硅(SiO2)、氮氧化硅(SiON)等材料或其组合，所述栅介质层121的形成工艺可以为依次采用热氧化法、光刻胶图形化工艺和刻蚀工艺形成。当然所述栅介质层121也可以为其它绝缘材料层。
所述栅电极层122的材料选自多晶硅，一般，多晶硅层采用掺杂多晶硅材料，可以通过任何常规真空镀膜技术，比如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等等。厚度约为150埃至6000埃，需要特别指出的是，所述栅电极层122在其它实施例中还包括金属硅化物层，所述金属硅化物层形成包括：在所述多晶硅层上形成金属层，对所述金属层进行退火，形成金属硅化物层。另外该栅电极层122还可以为本领域技术人员所熟知的材料。
所述硬掩膜层材料选自氮化硅，通过化学气相沉积工艺在栅电极层122表面形成氮化硅层，在氮化硅层表面形成光刻胶层，去除多余的氮化硅层，形成所述硬掩膜层。
S3：对所述栅极120两侧的半导体衬底110掺杂同型离子，形成第一离子掺杂区130a和第二离子掺杂区130b，所述第一离子掺杂区130a、第二离子掺杂区130b和栅极120构成第一MOS晶体管。
如图13所示，在一具体实现中，所述第一离子掺杂区130a和第二离子掺杂区130b的掺杂类型为p型，形成的具体工艺包括：在栅极120两侧的有源区110a中先进行硼(Boron)、氮等离子注入，注入能量为60KeV至80KeV注入剂量为：5e13atom/cm2至1e14atom/cm2。上述离子注入的p型离子种类、注入能量和剂量为举例说明，因此也可以根据实际需要进行调整。
然后进行第一退火，使得离子被激活，向四周以及深度方向扩散。如图14所示，从而使第一离子掺杂区130a和第二离子掺杂区130b延伸到栅极120边缘下方的半导体衬底中110，在一具体实现中所述退火为尖峰退火，先以250℃/min至3000℃/min的速率上升到1050℃至1200℃，再以250℃/min至3000℃/min的速率下降，退火时间为250min至300min。该退火温度和时间为距离说明，本领域技术人员可以根据要形成的第一离子掺杂区130a和第二离子掺杂区130b的尺寸对该退火的温度和时间进行调整，如退火的时间和温度也可以随退火的种类变化。
S4：对第一离子掺杂区130a和第二离子掺杂区130b进行掺杂同型离子，形成第三离子掺杂区140a和第四离子掺杂区140b，第三离子掺杂区140a和第四离子掺杂区140b，与所述第一离子掺杂区130a和第二离子掺杂区130b反型，第三离子掺杂区140a、第四离子掺杂区140b和栅极构成第二MOS晶体管。
在一具体实现中，如图15所示，所述第三离子掺杂区140a和第四离子掺杂区140b的掺杂类型为n型，形成的具体工艺包括：在栅极120两侧的有源区110a中先进行磷、砷等离子注入，该注入小于硼的能量，这样使得n型离子的注入深度小于p型离子的注入深度，从而形成的第三掺杂区和第四掺杂区分别位于第一掺杂区和第二掺杂区内；注入剂量大于硼的注入剂量，这样使得注入的n型离子在抵消了p型离子之后，使得注入n型离子的区域呈n型，例如注入能量为20KeV至60KeV，注入剂量为：1e14atom/cm2至1e15atom/cm2。
在一优选实现方式中，接着进行第二退火使得离子被激活，向四周和深度方向扩散，第二退火的温度小于第一退火的温度，退火时间小于第一退火的时间，例如退火最高温度为100℃至1050℃，退火时间0至250min，从而使得所述第一离子掺杂区130a和第二离子掺杂区130b沿栅极120长度方向的距离小于第三离子掺杂区140a和第四离子掺杂区140b沿栅极120长度方向的距离，这样就可以使得PMOS晶体管的源极区和漏极区被分别包围在第一晶体管(NMOS晶体管)的源极区和漏极区内。
上述第二退火的退火时间和温度仅仅是举例说明，本领域技术人员可以是根据注入离子的种类和剂量得到。
本发明半导体器件制造方法的第二实施例
在本发明半导体器件的制造方法第二实施例中，掺杂离子类型与本发明半导体器件的制造方法第一实施例中相反，也就是在图11至图15中掺n型的区域，本实施例中掺p型，在图11至图15中掺p型的区域，本实施例中掺n型，具体的半导体器件的制造方法包括步骤：
在下面说明书，与半导体器件的制造方法第一实施例中相同的部分不再赘述，仅对其不同进行说明。
S1：提供半导体衬底。
该步骤与半导体器件的制造方法第一实施例中不同在于：在本实施例中有源区掺杂为p型，例如可以掺杂有硼离子。
在一优选的实现方式中，还可以有源区进行离子注入，注入p型离子，例如硼离子，在所述半导体衬底中形成掺杂阱区110b。
S2：在所述半导体衬底上形成栅极。
S3：对所述栅极两侧的半导体衬底掺杂同型离子，形成第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区、第二离子掺杂区和栅极构成第一MOS晶体管。
该步骤与半导体器件的制造方法第一实施例中不同在于：在一具体实现中，所述第一离子掺杂区和第二离子掺杂区的掺杂类型为n型，形成的具体工艺包括：在栅极两侧的有源区中先进行磷或砷等离子注入，注入能量为60KeV至80KeV，注入剂量为：5e13atom/cm2至1e14atom/cm2。上述离子注入的n型离子种类、注入能量和剂量为举例说明，因此也可以根据实际需要进行调整。
然后进行第一退火，使得离子被激活，向四周以及深度方向扩散。从而使第一离子掺杂区和第二离子掺杂区延伸到栅极边缘下方的半导体衬底中，在一具体实现中所述退火为尖峰退火，先以250℃/min至3000℃/min的速率上升到1050℃至1200℃，再以250℃/min至3000℃/min的速率下降，退火时间为300min至400min。该退火温度和时间为距离说明，本领域技术人员可以根据要形成的第一离子掺杂区和第二离子掺杂区的尺寸对该退火的温度和时间进行调整，例外退火的时间和温度也可以随退火的种类变化。
S4：对第一离子掺杂区和第二离子掺杂区进行掺杂同型离子，形成第三离子掺杂区和第四离子掺杂区，第三离子掺杂区和第四离子掺杂区，与所述第一离子掺杂区和第二离子掺杂区反型，第三离子掺杂区、第四离子掺杂区和栅极构成第二MOS晶体管。
该步骤与半导体器件的制造方法第一实施例中不同在于：所述第三离子掺杂区和第四离子掺杂区的掺杂类型为p型，形成的具体工艺包括：在栅极两侧的有源区中先进行硼等离子注入，并且该注入小于磷的能量，大于磷的注入剂量，例如注入能量为20KeV至60KeV，注入剂量为：1e14atom/cm2至1e15cmatom/cm2，这样使得注入的p型离子在抵消了n型离子之后，使得注入p型离子的区域呈p型。
在一优选实现方式中，接着进行第二退火使得离子被激活，向四周和深度方向扩散，第二退火的温度小于第一退火的温度，例如退火最高温度为100℃至1050℃，退火时间0至250min，从而使得所述第一离子掺杂区和第二离子掺杂区沿栅极长度方向的距离小于第三离子掺杂区和第四离子掺杂区140b沿栅极长度方向的距离，这样就可以使得PMOS晶体管的源极区和漏极区被分别包围在NMOS晶体管的源极区和漏极区内。
上述第二退火的退火时间和温度仅仅是举例说明，本领域技术人员可以是根据注入离子的种类和剂量得到。
在其它的实施例中，也可以采用先在栅极两侧进行轻掺杂，形成轻掺杂源极区和轻掺杂漏极区，然后在栅极两侧形成栅极侧墙层，接着在栅极侧墙层两侧进行重掺杂形成重掺杂源极区和重掺杂漏极区的方法形成MOS晶体管。具体的可以采用，先在栅极两侧轻掺杂p型离子形成p型轻掺杂区域；接着在栅极两侧形成栅极侧墙层；接着在栅极侧墙层两侧重掺杂p型离子形成p型重掺杂区域(第一离子掺杂区域和第二离子掺杂区域)；接着在p型轻掺杂区域内再进行轻掺杂n型离子，从而在p型轻掺杂区域内形成n型轻掺杂区域(第三离子掺杂区域和第四离子掺杂区域)。
图16为上述第一实施例的半导体器件的测试图，从图中可以看出，在栅极电压小于-1V时PMOS晶体管导通，当栅极电压大于4.5V时NMOS晶体管导通，从而实现双向导通的功能。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (14)
1.一种半导体器件，其特征在于，包括：
半导体衬底；
在所述半导体衬底上具有栅极；
在所述栅极两侧的半导体衬底中具有第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为同型，所述第一离子掺杂区、第二离子掺杂区和栅极构成第一MOS晶体管；
在所述第一离子掺杂区中具有第三离子掺杂区，所述第二离子掺杂区中具有第四离子掺杂区，所述第三离子掺杂区和第四离子掺杂区为同型，第三离子掺杂区和第四离子掺杂区，与所述第一离子掺杂区和第二离子掺杂区反型，第三离子掺杂区、第四离子掺杂区和栅极构成第二MOS晶体管。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一离子掺杂区和第二离子掺杂区延伸到栅极边缘下方的半导体衬底中，所述第一离子掺杂区和第二离子掺杂区沿栅极长度方向的距离小于第三离子掺杂区和第四离子掺杂区沿栅极长度方向的距离。
3.根据权利要求1所述的半导体器件，其特征在于，所述半导体衬底中具有掺杂阱区，所述掺杂阱区的掺杂离子与第一掺杂区和第二掺杂区反型，所述第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区位于所述掺杂阱区内。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为p型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为n型。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为n型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为p型。
6.一种权利要求1所述半导体器件的制造方法，其特征在于，包括步骤：
提供半导体衬底；
在所述半导体衬底上形成栅极；
对所述栅极两侧的半导体衬底掺杂同型离子，形成第一离子掺杂区和第二离子掺杂区，所述第一离子掺杂区、第二离子掺杂区和栅极构成第一MOS晶体管；
对第一离子掺杂区和第二离子掺杂区进行掺杂同型离子，形成第三离子掺杂区和第四离子掺杂区，第三离子掺杂区和第四离子掺杂区，与所述第一离子掺杂区和第二离子掺杂区反型，第三离子掺杂区、第四离子掺杂区和栅极构成第二MOS晶体管。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，对所述栅极两侧的半导体衬底掺杂同型离子步骤后还包括退火步骤。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述退火采用尖峰退火，先以250℃/min至3000℃/min的速率上升到1050℃至1200℃，再以250℃/min至3000℃/min的速率下降。
9.根据权利要求6所述的半导体器件的制造方法，其特征在于，对第一离子掺杂区和第二离子掺杂区进行掺杂同型离子步骤后还包括退火步骤。
10.根据权利要求6所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上具有栅极步骤之前还包括：对半导体衬底进行掺杂形成掺杂阱区。
11.根据权利要求6所述的半导体器件，其特征在于，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为p型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为n型。
12.根据权利要求11所述的半导体器件，其特征在于，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为硼，剂量为5E13atom/cm2至1E14atom/cm2，能量为60Kev至80Kev。
13.根据权利要求6所述的半导体器件，其特征在于，所述第一离子掺杂区和第二离子掺杂区掺杂的离子为n型，所述第三离子掺杂区和第四离子掺杂区掺杂的离子为p型。
14.根据权利要求6所述的半导体器件，其特征在于，在所述半导体衬底上形成栅极的步骤包括：
在形成栅介质层和的栅电极层；
在栅介质层和的栅电极层侧墙层上形成栅侧墙层；且半导体器件的制造方法还包括步骤：
在栅介质层和的栅电极层两侧进行轻掺杂。
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