CN101977186A - 一种实现STM-1接口汇聚多路Ethernet over E1协议转换的装置 - Google Patents

Abstract

本发明公开了一种实现STM-1接口汇聚多路Ethernet over E1协议转换的装置，包括STM-1光模块，所述STM-1光模块通过155M差分信号连接有CDR模块，所述CDR模块通过155M差分信号连接有FPGA电路，所述FPGA电路通过D/A总线分别连接有DDR2SDRAM模块和CPU模块，所述FPGA电路通过GMII接口连接有GE PHY芯片模块，所述GE PHY芯片模块连接有GE x 2接口。本发明采用现场可编程芯片自行开发替代了套片方案，价格有明显的优势，同时摆脱了对进口芯片的依赖，具有明显的自主创新的特点。本发明装置广泛应用于通信领域中。

Description

一种实现STM-1接口汇聚多路Ethernet over E1协议转换的装置

技术领域

本发明涉及一种协议转换器汇聚技术，特别是一种实现STM-1接口汇聚多路Ethernet over E1协议转换的装置。

背景技术

SDH技术原理：

1.字节间插复用：SONET/SDH是基于时分多路复用(TDM)的一种技术。具体讲SDH体制有一套标准的速率等级，基本的信号传输等级是STM-1，高等级的信号系列STM-4、STM-16等，都是将低速率的STM-1通过字节间插同步复用而成，复用的个数是4的倍数。

2.SDH帧结构：ITU-T规定了STM-N的帧是以字节为单位的矩形块状帧结构，如图1所示。从图中看出STM-N的信号是9行×270×N列的帧结构。此处的N与STM-N的N相一致。表示此信号由N个STM-1信号通过字节间插复用而成。由此可知，STM-1信号的帧结构是9行×270列的块状帧。需要说明的是，上面将信号的帧结构等效为块状，仅仅是为了分析的方便，STM-N信号在线路上传输时也遵循按比特的传输方式，即：帧结构中的字节从左到右，从上到下一个字节一个字节的传输，传完一行再传下一行，传完一帧再传下一帧。

HDLC技术原理：

HDLC是面向比特的数据链路控制协议的典型代表，该协议不依赖于任何一种字符编码集；数据报文可透明传输，用于实现透明传输的“0比特插入法”易于硬件实现；全双工通信，有较高的数据链路传输效率；所有帧采用CRC检验，对信息帧进行顺序编号，可防止漏收或重份，传输可靠性高；传输控制功能与处理功能分离，具有较大灵活性。在HDLC中，数据和控制报文均以帧的标准格式传送。HDLC中的帧类似于BSC的字符块，但BSC协议中的数据报文和控制报文是独立传输的，而HDLC中的命令应以统一的格式按帧传输。HDLC的完整的帧由标志字段(F)、地址字段(A)、控制字段(C)、信息字段(I)、帧校验序列字段(FCS)等组成，如图2所示，标志字段为01111110的比特模式，用以标志帧的起始和前一帧的终止。标志字段也可以作为帧与帧之间的填充字符。帧校验序列字段可以使用16位CRC，对两个标志字段之间的整个帧的内容进行校验。FCS的生成多项式CCITTV 4.1建议规定的X16+X12+X5+1。

802.3以太网帧格式：

以太网这个术语通常是指由DEC，Intel和Xerox公司在1982年联合公布的一个标准，它是当今TCP/IP采用的主要的局域网技术，它采用一种称作CSMA/CD的媒体接入方法。以太网帧格式由前导码(7字节)、帧起始定界符(1字节)、目的MAC地址(6字节)、源MAC地址(6字节)、类型/长度(2字节)、数据(46～1500字节)、帧校验序列(4字节)。如图3所示。

网桥原理：

从STM-1帧格式里解码出63个VC12(E1)通道，每个VC12(E1)通道按照HDLC协议解码出以太网数据，从GMII接口发送数据流到GE PHY芯片。反之，GE PHY将收到的原始以太网数据包，从GMII接口发送数据流到FPGA的GMAC接口模块，取出以太网帧格式中的目的MAC地址，查找缓存的地址表，找出此次数据包流向的VC12通道，并按照HDLC协议遍码，从相应的VC12通道发送出去。如果以太网数据包为广播包或未知单播包，则需要从63个通道广播出去。

国内大部分厂家采用套片的方案来实现光汇聚网桥的核心功能，但是由于采用了大量国外的套片解决方案，价格居高不下，影响了该方案的推广。

发明内容

为了解决上述的技术问题，本发明的目的是提供一种结构简单、成本低且性价比高的实现STM-1接口汇聚多路Ethernet over E1协议转换的装置。

本发明解决其技术问题所采用的技术方案是：

一种实现STM-1接口汇聚多路Ethernet over E1协议转换的装置，包括STM-1光模块，所述STM-1光模块通过155M差分信号连接有CDR模块，所述CDR模块通过155M差分信号连接有FPGA电路，所述FPGA电路通过D/A总线分别连接有DDR2SDRAM模块和CPU模块，所述FPGA电路通过GMII接口连接有GE PHY芯片模块，所述GE PHY芯片模块连接有GE x 2接口。

进一步作为优选的实施方式，所述FPGA电路包括有STM-1帧编码/解码电路，所述STM-1帧编码/解码电路连接有MAC/HDLC数据转换电路，所述MAC/HDLC数据转换电路连接有多路交换网桥电路，所述STM-1帧编码/解码电路设有STM-1接口输入155M差分信号，所述多路交换网桥电路设有GMII接口。

进一步作为优选的实施方式，所述多路交换网桥电路为64路交换网桥电路。

进一步作为优选的实施方式，所述CPU模块为ARM9芯片。

本发明的有益效果是：本发明采用现场可编程芯片自行开发替代了套片方案，价格有明显的优势，同时摆脱了对进口芯片的依赖，具有明显的自主创新的特点，且本发明由于采用了FPGA电路，使系统升级和维护极其简单和方便。

附图说明

下面结合附图和实施例对本发明作进一步说明。

图1是SDH帧格式图；

图2是HDLC帧格式图；

图3是以太网帧格式图；

图4是整体框架示意图；

图5是FPGA核心模块示意图。

具体实施方式

参照图4，一种实现STM-1接口汇聚多路Ethernet over E1协议转换的装置，包括STM-1光模块1，所述STM-1光模块1通过155M差分信号连接有CDR模块2，所述CDR模块2通过155M差分信号连接有FPGA电路3，所述FPGA电路3通过D/A总线分别连接有DDR2SDRAM模块5和CPU模块4，所述FPGA电路3通过GMII接口连接有GE PHY芯片模块6，所述GE PHY芯片模块6连接有GE x 2接口。

进一步参照图5，作为优选的实施方式，所述FPGA电路3包括有STM-1帧编码/解码电路31，所述STM-1帧编码/解码电路31连接有MAC/HDLC数据转换电路32，所述MAC/HDLC数据转换电路32连接有多路交换网桥电路33，所述STM-1帧编码/解码电路31设有STM-1接口输入155M差分信号，所述多路交换网桥电路33设有GMII接口。

进一步作为优选的实施方式，所述多路交换网桥电路33为64路交换网桥电路。

进一步作为优选的实施方式，所述CPU模块4为ARM9芯片。

一种实现STM-1接口汇聚63路Ethernet over E1协议转换的装置，包含以下模块：FPGA核心模块；GE PHY芯片模块；SDH时钟电路模块；CPU控制模块；DDR2存储模块；所述FPGA核心模块包括：STM-1帧编码/解码、63路网桥、64路以太网交换功能、100M/1000M MAC等核心功能。

所述FPGA模块与SDH时钟电路模块采用LVDS电平差分信号连接，SDH时钟电路模块包含CDR时钟/数据恢复电路以及光发射接收模块。

所述FPGA模块与GE PHY模块采用LVTTL电平GMII总线模式连接。

所述FPGA模块与CPU模块采用LVTTL电平D/A总线模式连接。

所述FPGA模块与DDR存储模块采用LVTTL电平D/A总线模式连接。

本发明的整体框架示意图如图4所示，使用现场可编程芯片(FPGA)技术，完成核心功能，包含以下模块：STM-1帧编码/解

码、63路网桥、64路以太网交换功能、100M/1000M MAC等核心功能。

首先光模块将接受到信号发送到CDR模块中，由CDR恢复出时钟和数据(速率为155M)，通过LVDS电平和差分方式连接FPGA，FPGA内部进行数据采样，STM-1帧头解码，从而恢复出63个VC12通道的内容；63个VC12的内容是由HDLC封包的以太网数据，需要对HDLC进行解帧恢复出以太网数据；再将63路以太网数据送到64路端口的网桥交换芯片中，按照MAC地址进行交换。这里网桥芯片做了个简化，从63路VC12上来的数据原封不动全部交换到外部的GMIII总线上去，63路VC12之间不进行任何交换。但是需要需要以太网源MAC地址，并在地址列表中将MAC地址和VC12通道绑定。

反方向则是，从GMII总线上采样的以太网数据首先送到GEMAC模块，分析目的MAC地址，查找地址表，找到对应的VC12通道，将以太网数据进行HDLC格式的打包，封装到对应的VC12通道，最后按照STM-1帧格式进行组帧，按照LVDS电平标准，送给光模块发送出去。如果目的MAC地址在地址表中没有查找到，则需要将以太网数据进行广播，分发到63个VC12通道。

所述GE PHY芯片模块主要完成千兆以太网编码、前导码加入/删除，时钟/数据信号提取，最后按照GMII接口总线形式提交给FPGAGE MC模块。对外则提供4对差分信号送到变压器，连接到RJ45物

理接口。

所述SDH时钟电路模块包含时钟/数据提取电路和时钟锁相环电路。时钟/数据提取电路主要作用是将光模块送给来的信号，通过内部电路将其中的数据、时钟信号分离，通过LVDS电平和差分方式送给FPGA，这时候的时钟、数据信号是存在一定的相位关系，这样FPGA才能稳定地采集到数据信号。时钟锁相环电路作用则是将光模块恢复出来的时钟信号进行跟踪，锁频，最后得到一个稳定的时钟信号提供给FPGA作为系统的时钟源。

所述CPU控制模块核心芯片采用ARM9芯片(AT91SAM9260)，通过A/D总线和FPGA连接，通过底层驱动实现FPGA寄存器配置和读写。同时编写命令行、telnet、WEB管理界面实现对设备的管理操作。

DDR2模块和FPGA模块通过A/D总线，片选，读写信号等连接，完成数据的存储作用，队列存储等作用，防止数据包的丢失。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出种种的等同变形或替换，这些等同的变型或替换均包含在本申请权利要求所限定的范围内。

Claims (4)

1.一种实现STM-1接口汇聚多路Ethernet over E1协议转换的装置，其特征在于：包括STM-1光模块(1)，所述STM-1光模块(1)通过155M差分信号连接有CDR模块(2)，所述CDR模块(2)通过155M差分信号连接有FPGA电路(3)，所述FPGA电路(3)通过D/A总线分别连接有DDR2SDRAM模块(5)和CPU模块(4)，所述FPGA电路(3)通过GMII接口连接有GE PHY芯片模块(6)，所述GE PHY芯片模块(6)连接有GE x 2接口。

2.根据权利要求1所述的一种实现STM-1接口汇聚多路Ethernet overE1协议转换的装置，其特征在于：所述FPGA电路(3)包括有STM-1帧编码/解码电路(31)，所述STM-1帧编码/解码电路(31)连接有MAC/HDLC数据转换电路(32)，所述MAC/HDLC数据转换电路(32)连接有多路交换网桥电路(33)，所述STM-1帧编码/解码电路(31)设有STM-1接口输入155M差分信号，所述多路交换网桥电路(33)设有GMII接口。

3.根据权利要求2所述的一种实现STM-1接口汇聚多路Ethernet overE1协议转换的装置，其特征在于：所述多路交换网桥电路(33)为64路交换网桥电路。

4.根据权利要求1所述的一种实现STM-1接口汇聚多路Ethernet overE1协议转换的装置，其特征在于：所述CPU模块(4)为ARM9芯片。

Images