CN101977020A - 数字上、下变频系统及其实现方法 - Google Patents

Abstract

本发明为数字上、下变频系统及其实现方法，该系统包括A/D转换模块、下变频混频处理模块、抽取滤波系统、数字选频滤波系统、内插滤波系统、上变频混频处理模块、D/A转换模块、下变频数字本振模块以及上变频数字本振模块。所述数字选频滤波系统包括：用于防止系统出现极限环现象和溢出振荡的选频滤波系统保护模块、分路器、用于选频滤波和滤除带外信号的选频滤波模块以及多路复用器，所述选频滤波系统保护模块的输出端依次通过分路器和选频滤波模块与多路复用器的输入端相连接。本发明有效降低了数字系统中的传输时延，传输时延超低。

Description

数字上、下变频系统及其实现方法

技术领域

本发明涉及移动通信技术领域，具体涉及数字上、下变频系统及其实现方法。

背景技术

目前，在GSM、CDMA和WCDMA等通信体制的模拟直放站和载波池系统中，中频解调主要采用模拟复数解调的方法，其基本原理是：用压控振荡器和锁相环产生两路正交的中频载波信号，输入的中频信号通过模拟乘法器分别和两路正交的中频载波信号相乘，实现输入信号在频域内的搬移，然后通过模拟低通滤波器得到I、Q两路基带信号，从而实现信号的下变频搬移，并得到两路正交信号。而模拟复数调制是基带信号经过类似的混频处理，并通过模拟带通滤波器滤波，得到相应的调制信号。

中频上、下变频采用模拟方法实现，具有较多缺陷，具体表现在：模拟器件产生的中频载波信号的稳定性差，容易出现频率偏移，导致系统的输入、输出频点发生偏移了；模拟乘法器的线性特性不好；模拟滤波器的滤波特性难以调节且不易随具体应用的需求而改变；由于模拟分立元件的不一致，导致I、Q两路基带信号的幅度和相位一致性难以得到保证；系统使用较多的模拟电路模块，监控子系统复杂，同时，模拟器件易受外界影响，容易产生误告警信息，系统稳定性较差；产品体积较大，重量较重，难以实现小型化、轻型化设计；功能单一、灵活性差的模拟硬件电路，很难适合如今不同通信体制、多频段的无线通信系统。

随着工艺和技术的发展，信号的上、下变频采用了数字技术处理。主要有两种方案：一是采用基于ASIC芯片的数字上、下变频解决方案；二是采用基于FPGA的数字上、下变频解决方案。相比于模拟变频技术，采用数字变频技术的优势在于：简化了收发机的结构；减少了模拟器件的使用，而数字器件的精度只取决于数据位宽，不受温度、元器件个体差异等因素的影响，有效的避免了I/Q不平衡问题；提高了可靠性和生产的一致性；克服模拟信号传输距离受限的缺点。而采用基于FPGA的方案相对于ASIC方案的优势在于：系统简单，简化了PCB布板和硬件调试复杂度；成本低；可利用软件无线电技术，系统具有可扩展性。

但是传统数字技术相对于模拟技术最大的劣势在于传输时延。传统数字技术一般采用全FIR方案来实现数字上、下变频系统。为了达到预期的射频性能，需要进行复杂的滤波和信号选频处理，滤波器时延相对较大。直放站的系统时延行业标准为小于6us。模拟技术的系统时延基本在5us左右(400K载波间隔)；而传统的数字上、下变频系统的则在10us以上(400K载波间隔)，一般的低时延数字上、下变频系统时延8us左右，但其载波间隔为600KHz。使用传统的数字上、下变频技术大大减小了数字系统的应用范围。

发明内容

本发明的目的在于克服现有技术的缺点与不足，提供一种数字上、下变频系统，本发明有效降低了数字系统中的传输时延，传输时延超低。

本发明的另一目的在于提供上述数字上、下变频系统的实现方法。

本发明的目的通过下述技术方案来实现：数字上、下变频系统，包括A/D转换模块(模数转换模块)、下变频混频处理模块、抽取滤波系统、数字选频滤波系统、内插滤波系统、上变频混频处理模块、D/A转换模块(数模转换模块)、下变频数字本振模块以及上变频数字本振模块；所述A/D转换模块的输出端依次通过下变频混频处理模块、抽取滤波系统、数字选频滤波系统、内插滤波系统和上变频混频处理模块与D/A转换模块的输入端相连；同时，所述下变频数字本振模块的输出端与下变频混频处理模块的输入端连接，所述上变频数字本振模块的输出端与上变频混频处理模块的输入端连接。所述数字选频滤波系统包括：用于防止系统出现极限环现象和溢出振荡的选频滤波系统保护模块、分路器、用于选频滤波和滤除带外信号的选频滤波模块以及多路复用器，所述选频滤波系统保护模块的输出端依次通过分路器和选频滤波模块与多路复用器的输入端相连接。所述选频滤波系统保护模块的输入端与抽取滤波系统的输出端相连接，所述数字选频滤波系统的多路复用器的输出端与内插滤波系统的输入端相连接。

所述选频滤波模块优选为IIR滤波器，所述IIR滤波器采用级联、并联或格型方式进行连接。

所述抽取滤波系统包括抽取滤波器和多路复用器，所述多路复用器的输入端与下变频混频处理模块的输出端相连接，所述多路复用器的输出端与抽取滤波器的输入端连接。所述抽取滤波器优选FIR滤波器，或FIR与IIR的组合滤波器。

所述内插滤波系统包括内插滤波器，所述内插滤波器优选为FIR滤波器，或FIR与IIR的组合滤波器。

所述下变频混频处理模块、抽取滤波系统、数字选频滤波系统、内插滤波系统、上变频混频处理模块、下变频数字本振模块以及上变频数字本振模块均采用CPLD、EPLD、FPGA或DSP来实现。

上述数字上、下变频系统的实现方法，包括以下步骤：

(1)A/D转换模块接收输入的模拟中频信号，并模数转换成数字中频信号；

(2)A/D转换模块输出的数字中频信号和下变频数字本振模块提供的本振信号一起输入到下变频混频处理模块进行混频处理，然后输出基带信号到抽取滤波系统；

(3)抽取滤波系统对基带信号进行抽取滤波处理，输出低速的基带信号到数字选频滤波系统；

(4)低速基带信号通过选频滤波系统保护模块后的有效数据，经分路器后由选频滤波模块滤除带外信号，经多路复用器输出低速的基带有效信号；

(5)低速的基带有效信号通过内插滤波系统，对低速的基带有效信号进行内插滤波处理，输出高速基带信号；

(6)高速基带信号和上变频数字本振模块提供的本振信号通过上变频混频处理模块进行混频处理，输出数字中频信号；

(7)数字中频信号经D/A转换模块后数模转换成模拟中频信号。

本发明相对于现有技术的有益效果如下：

(1)相对于模拟技术，本发明采用数字技术，在系统集成与应用方面有着模拟技术无法比拟的优势；而在性能方面，采用本发明，可达到或优于常用增益类型模拟机所有指标；采用本发明，可以使除时延以外所有指标都优于高增益类型模拟机，而时延会增加1us(在直放站行业标准范围内)；而采用本发明的数字上、下变频系统，系统时延在5us至6us内，其它指标都优于模拟机。

(2)相对于传统的数字技术，本发明采用I IR滤波器作为核心选频技术，利用IIR滤波器的低时延与高选择性特性，在对时延要求比较敏感的领域，具有极强的优势与竞争力；传统数字技术系统时延一般在10us(400KHz载波间隔)，而一般的低时延数字系统则是以牺牲一部分系统性能(主要是载波间隔)为代价换取时延降低到8us(600KHz载波间隔)，而采用本发明的数字上、下变频系统，各项指标都优于传统数字技术。

(3)IIR滤波器可以以FIR滤波器1/10到1/5的阶数达到相同的选择性，所用的存储单元少、运算次数少，具有经济、高效的特点。

附图说明

图1为本发明数字上、下变频系统的原理框图；

图2为本发明数字上、下变频系统的数字选频滤波系统原理框图；

图3为本发明数字上、下变频系统的IIR选频滤波器直接型结构原理图；

图4为本发明数字上、下变频系统的IIR选频滤波器级联型结构原理图；

图5为本发明数字上、下变频系统的IIR选频滤波器并联型结构原理图。

具体实施方式

下面结合附图及实施例对本发明作进一步详细的描述，但本发明的实施方式不限于此。

实施例1

如图1所示，数字上、下变频系统，由A/D转换模块11、下变频混频处理模块12、下变频数字本振模块13、抽取滤波系统14、数字选频滤波系统15、内插滤波系统16、上变频混频处理模块17、上变频数字本振模块18以及D/A转换模块19共同构成。所述A/D转换模块11的输出端依次通过下变频混频处理模块12、抽取滤波系统14、数字选频滤波系统15、内插滤波系统16和上变频混频处理模块17与D/A转换模块19的输入端相连；同时，所述下变频数字本振模块13的输出端与下变频混频处理模块12的输入端连接，所述上变频数字本振模块18的输出端与上变频混频处理模块17的输入端连接。

所述抽取滤波系统14包括抽取滤波器20和多路复用器21，所述多路复用器21的输入端与下变频混频处理模块12的输出端相连接，所述多路复用器21的输出端与抽取滤波器20的输入端连接。所述抽取滤波器20优选FIR滤波器。

所述内插滤波系统16包括内插滤波器22，所述内插滤波器22优选为FIR滤波器。

所述下变频混频处理模块12、抽取滤波系统14、数字选频滤波系统15、内插滤波系统16、上变频混频处理模块17、下变频数字本振模块13以及上变频数字本振模块18均采用CPLD、EPLD、FPGA或DSP来实现；该系统各种指标能满足直放站行业标准，并有效利用可编程逻辑部件加以设计和实现，系统灵活性强。

相对于传统的数字选频技术，本发明的超低时延核心技术在于数字选频滤波系统15的设计与实现。

如图2所示，本发明的数字选频滤波系统15包括：用于防止系统出现极限环现象和溢出振荡的选频滤波系统保护模块23、分路器24、用于选频滤波和滤除带外信号的选频滤波模块25以及多路复用器26，所述选频滤波系统保护模块23的输出端依次通过分路器24和选频滤波模块25与多路复用器26的输入端相连接。所述选频滤波系统保护模块23的输入端与抽取滤波系统14的输出端相连接，所述数字选频滤波系统的多路复用器26的输出端与内插滤波系统16的输入端相连接。所述选频滤波模块优选为IIR滤波器27，所述IIR滤波器27采用级联、并联方式或格型进行连接。

本发明的数字选频滤波系统15是以IIR滤波器27为核心设计的。IIR滤波器的设计步骤如下：

1.根据系统射频指标要求，确定合适的滤波器阶数；

2.根据系统时延要求，确定合适的圆心距；

3.计算密度因子，密度因子是经验值；

4.根据滤波器阶数、圆心距和密度因子采用搜索算法，确定最终的IIR滤波器。

任意阶IIR滤波器系统函数可表示为 $H\left(z\right)=\frac{b_0+b_1{z}^{-1}+...+b_N{z}^{-N}}{1+a_1{z}^{-1}+...+a_N{z}^{-N}},$ 其中b_n和a_n是滤波器系数，M≥0，N≥1，结构原理如图3所示，虽然直连形式简单直观，但是超过两阶的IIR滤波器一般都需要转换为级联形式或者并联形式实现，因为超过两阶的IIR滤波器以直接形式实现，则对有效字长效应太敏感，容易出现不稳定，并且不能调整零点和极点。

转换为级联形式后，系统函数为 $H\left(z\right)=b_0\underset{k=1}{\overset{K}{\mathrm{\Π}}}\frac{1+B_{k,1}{z}^{-1}+B_{k,2}{z}^{-2}}{1+A_{k,1}{z}^{-1}+A_{k,2}{z}^{-2}},$ 其中B_k，1B_k，2和A_k，1A_k，2是代表实数的二阶节系数，结构原理如图4所示。级联型结构硬件实现时，可以用一个二阶节进行时分复用；每个基本节系数变化只影响该子系统的零点和极点；对系数变化的敏感度小，受有限字长的影响比直接型小。

转换为并联形式后，系统函数为 $H\left(z\right)=b_0+\underset{k=1}{\overset{K}{\mathrm{\Σ}}}\frac{1+B_{k,1}{z}^{-1}}{1+A_{k,1}{z}^{-1}+A_{k,2}{z}^{-2}},$ 其中B_k，1和A_k，1A_k，2是代表实数的二阶节系数，结构原理如图5所示。并联型结构硬件实现时，运算速度快；每个基本节的误差互不影响；可以单独调整极点位置，但不能像级联型一样调整零点位置。

若采用级联结构，那么如何将滤波器的每一个极点和零点相组合，从而使得数字滤波器输出所含的噪声最小是时分关键的问题。为了产生最优的量化后的IIR滤波器，采用如下步骤进行设计：

首先计算整体传递函数的零点、极点；

选取具有最大幅度的极点以及距离它最近的零点，使用他们组成一个二阶基本节的传递函数；

对于剩下的极点和零点采用与上述步骤2相类似的操作，直至形成所有的二阶基本节。

通过上面三步法进行的设计可以保证在级联型IIR数字滤波器中，N位乘法器产生的量化舍入误差最小。

若采用并联型，同样如何组合零、极点，也是使IIR数字滤波器输出所含的噪声最小的关键问题。采用步骤如下：

计算传递函数在z域的部分分式展开；

将极点-留数对安排成复数共轭的极点-留数对；

将复数共轭极点-留数对转换为双二阶的分子和分母多项式。

通过上面三步法进行的设计可以保证在并联型IIR数字滤波器中，N位乘法器产生的量化舍入误差最小。

为了设计出可用FPGA实现的数字滤波器，需要对上一步分解获得的二阶基本节的滤波器系数进行量化，即用一个固定的字长加以表示。量化过程中由于存在不同程度的量化误差，由此会导致滤波器的频率响应出现偏差，严重时会使IIR滤波器的极点移到单位圆之外，系统因而失去稳定性。为了获得最优的滤波器系数，采用以下步骤进行量化：

计算每个系数的绝对值；

查找出每个系数绝对值中的最大值；

计算比此绝对值大的最小整数；

计算需要表示此整数的最小位数；

计算用于表示系数值分数部分的余下位数。

在本发明数字选频滤波系统15中，所添加的选频滤波系统检测保护模块23，用于对输入的数据进行预处理，其作用在于防止系统出现极限环现象和溢出振荡。

在数字选频滤波系统15在多载波系统应用时，IIR滤波器前、后分别需要分路器24、多路复用器26。

分路器24根据具体系统的实际应用要求，将选频滤波系统检测保护模块23输出的时分复用的多载波数据总线，转换为多条数据总线，以满足后续IIR滤波器输入时序要求。

多路复用器26根据具体系统的实际应用要求，将多条数据总线，合路成时分复用的多载波数据总线，以满足后续内插滤波系统16的输入时序要求。

上述数字上、下变频系统的实现方法，包括以下步骤：

(1)A/D转换模块11接收输入的模拟中频信号，并模数转换成数字中频信号；

(2)A/D转换模块11输出的数字中频信号和下变频数字本振模块13提供的本振信号一起输入到下变频混频处理模块12进行混频处理，然后输出基带信号到抽取滤波系统14；

(3)抽取滤波系统14对基带信号进行抽取滤波处理，输出低速的基带信号到数字选频滤波系统15；

(4)低速基带信号通过选频滤波保护模块23后的有效数据，由选频滤波模块25滤除带外信号，输出低速的基带有效信号；

(5)低速的基带有效信号通过内插滤波系统16，对低速的基带有效信号内插滤波处理，输出高速基带信号；

(6)高速基带信号和上变频数字本振模块18提供的本振信号通过上变频混频处理模块17进行混频处理，输出数字中频信号；

(7)数字中频信号经D/A转换模块19后数模转换成模拟中频信号。

本发明可是用于所有的应用数字上、下变频的直放站系统，包括无线、光纤、FSO直放站等、载波池调度系统等，特别是在对时延要求比较高的应用系统中。

本发明重点阐述了基于IIR滤波器的数字选频滤波系统，相对于传统的FIR选频滤波技术而言，有较大的进步，不仅克服了传统技术时延较大的缺陷，而且在实现方面具有存储单元少、运算次数少的优点。

上述实施例是，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (9)

1.数字上、下变频系统，其特征在于，包括：A/D转换模块、下变频混频处理模块、抽取滤波系统、数字选频滤波系统、内插滤波系统、上变频混频处理模块、D/A转换模块、下变频数字本振模块以及上变频数字本振模块；所述A/D转换模块的输出端依次通过下变频混频处理模块、抽取滤波系统、数字选频滤波系统、内插滤波系统和上变频混频处理模块与D/A转换模块的输入端相连；同时，所述下变频数字本振模块的输出端与下变频混频处理模块的输入端连接，所述上变频数字本振模块的输出端与上变频混频处理模块的输入端连接；所述数字选频滤波系统包括：用于防止系统出现极限环现象和溢出振荡的选频滤波系统保护模块、分路器、用于选频滤波和滤除带外信号的选频滤波模块以及多路复用器，所述选频滤波系统保护模块的输出端依次通过分路器和选频滤波模块与多路复用器的输入端相连接。

2.根据权利要求1所述的数字上、下变频系统，其特征在于：所述选频滤波模块采用IIR滤波器。

3.根据权利要求2所述的数字上、下变频系统，其特征在于：所述IIR滤波器的设计步骤如下：

a.根据系统射频指标要求，确定合适的滤波器阶数；

b.根据系统时延要求，确定合适的圆心距；

c.计算密度因子，密度因子是经验值；

d.根据滤波器阶数、圆心距和密度因子采用搜索算法，确定最终的IIR滤波器。

4.根据权利要求3所述的数字上、下变频系统，其特征在于：所述IIR滤波器采用级联、并联或格型方式进行连接。

5.根据权利要求1、2、3或4所述的数字上、下变频系统，其特征在于：所述抽取滤波系统包括抽取滤波器和多路复用器，所述多路复用器的输入端与下变频混频处理模块的输出端相连接，所述多路复用器的输出端与抽取滤波器的输入端连接。

6.根据权利要求5所述的数字上、下变频系统，其特征在于：所述抽取滤波器采用FIR滤波器，或FIR与IIR的组合滤波器。

7.根据权利要求1、2或3所述的数字上、下变频系统，其特征在于：所述内插滤波系统包括内插滤波器，所述内插滤波器采用FIR滤波器，或FIR与IIR的组合滤波器。

8.根据权利要求1所述的数字上、下变频系统，其特征在于：所述下变频混频处理模块、抽取滤波系统、数字选频滤波系统、内插滤波系统、上变频混频处理模块、下变频数字本振模块以及上变频数字本振模块均采用CPLD、EPLD、FPGA或DSP来实现。

9.利用权利要求1所述数字上、下变频系统的实现方法，其特征在于：包括以下步骤：

(1)A/D转换模块接收输入的模拟中频信号，并模数转换成数字中频信号；

(2)A/D转换模块输出的数字中频信号和下变频数字本振模块提供的本振信号一起输入到下变频混频处理模块进行混频处理，然后输出基带信号到抽取滤波系统；

(3)抽取滤波系统对基带信号进行抽取滤波处理，输出低速的基带信号到数字选频滤波系统；

(4)低速基带信号通过选频滤波系统保护模块后的有效数据，经分路器后由选频滤波模块滤除带外信号，再经多路复用器输出低速的基带有效信号；

(5)低速的基带有效信号通过内插滤波系统，对低速的基带有效信号进行内插滤波处理，输出高速基带信号；

(6)高速基带信号和上变频数字本振模块提供的本振信号通过上变频混频处理模块进行混频处理，输出数字中频信号；

(7)数字中频信号经D/A转换模块后数模转换成模拟中频信号。

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