CN101969047B - 用于制备应变沟道cmos的等效应变记忆方法 - Google Patents

Abstract

本发明制备应变沟道CMOS的等效应变记忆方法是涉及集成电路的制作，特别是通过等效应变记忆方法引入的应变技术，分别为互补金属氧化物半导体场效应晶体管CMOS中的NFET与PFET器件提供张应变与压应变。该发明提供的记忆方法是通过表面剪切应力在衬底表面引入应变，此应变的大小会随纵向深度不同而变化，但不随表面内横向尺寸的改变而变化，并通过侧壁正应力而保留沿沟道方向的等效应变。用本方法制作出来的晶体管在特征尺寸为几微米情况下，沟道仍具有较大应变，并能提高器件与电路的频率特性。

Description

用于制备应变沟道CMOS的等效应变记忆方法

技术领域

本发明有关于集成电路的制作，特别是通过等效应变记忆方法引入的应变技术，分别为互补金属氧化物半导体场效用晶体管CMOS中的NFET与PFET器件提供张应变与压应变，从而提高器件与电路的频率特性。

背景技术：

金属氧化物半导体场效应晶体管(MOSFET)是集成电路最重要的基本有源器件。以N型MOSFET与P型MOSFET互补形成的CMOS是深亚微米超大集成电路的组成单元。众所周知，提高MOSFET器件速度并降低产品成本的主要手段是等比例缩小特征尺寸。但随着器件尺寸进入深亚微米领域，进一步缩小尺寸将受到诸如材料、工艺和各种物理因素的潜在限制，且终究会达到其物理极限。如短沟道效应(SCE)、漏感应源势垒下降效应(DIBL)、热载流子效应(HCE)等，这将使器件性能和可靠性退化，限制特征尺寸的进一步缩小。

研究学者们发现在沟道区域引入应变工程，可通过改变沟道材料的能带结构而提高载流子迁移率，解决上述难题。此方法可提高器件速度，且可与未来技术节点相匹配。目前已有多种应变引入技术被开发出来，且部分方法已应用在商业化生产中。

如通过在弛豫锗硅(SiGe)虚拟衬底上异质外延生长双轴张应变硅(Si)，以及在此基础上发展出来的SGOI(Silicon Germanium On Insulator)结构与SSOI(Strained Silicon On Insulator)结构。此方法可引入全局双轴应变，该技术形成的应变量与锗(Ge)含量有关，不受尺寸的限制；但提供的应变类型单一，且成本相对较高，限制了其在实际产品中的实用化。而研究相对较晚的局部应变技术由于其工艺简单、设计灵活，首先实现了商业化。现已采用的局部应变技术有源漏外延SiGe技术、氮化硅(SiN)应力层(SiN Stress Liner)技术及浅槽隔离(STI)技术等。但是，这些局部应变技术受器件尺寸的制约，随沟道尺寸增加，应变量迅速减小，器件性能增强效果迅速减弱，通常在特征尺寸大于100nm以上的器件中，器件性能增强已不明显。

另外，还开发了一种应力记忆技术(stress memorization technology，SMT)。如图1所示，该方法关键步骤如下：首先，在淀积栅电极多晶硅104时，多晶硅组织结构为非晶结构；然后，在晶体管表面淀积一层具有高本征应力的氮化物盖帽层105，可根据晶体管类型形成不同的应变类型；最后，进行退火工艺，使栅电极非晶硅转变为多晶硅组织，并去掉应力层(故也叫牺牲层)。虽去掉了应力源，但在沟道区仍有部分应力可保留下来。此技术在沟道区引入的应变更加均匀，可降低栅泄漏电流，还可与其他应变技术相结合(如源漏外延SiGe技术等)，以更大地增强器件性能。但是，此方法只能实现平面内张应变的记忆，且也受到特征尺寸的限制。

发明内容：

本发明的目的是针对目前已采用的常规局部应变技术受特征尺寸制约，应变对大尺寸器件性能改善不明显的缺点，且SMT技术只能提供一种记忆面内张应变的不足，特提出一种不受尺寸限制，并可分别为CMOS器件提供两种不同类型应变沟道的等效应变记忆方法，用来制备具有应变沟道的先进晶体管，以提高CMOS器件的输出性能，改善器件的频率性能。

本发明系为一种经特殊结构与处理，可使沟道区域中的应变在应力源去掉后仍可记忆下来制备具有应变沟道晶体管的技术。其思想是，首先，通过应力大小不受面内尺寸限制的表面剪切应力源在衬底表面引入适当的应变；例如本文实施例所采用的具有不同热膨胀系数材料形成的热失配应力，通过在衬底表面局部淀积具有高本征应力的介质层，可在衬底材料表面层引入应变。然后，在垂直于表面的纵向方向进行限制，或通过加强而进行应变转换，且同时消除或减弱原应变恢复力的作用；例如本文实施例所使用的浅槽隔离(STI)结构，不仅实现了等效应变的应力转换，且减弱了原应变引入的恢复力。最后，对应变材料以及应力限制材料进行退火稳定化处理，使材料表面所施加的等效应变保留下来，及实现等效应变的记忆，使去掉最初不受表面尺寸限制的表面剪切应力源后，所制备的器件沟道仍具有相应的等效应变。

本发明最终目的是提供一种等效应变记忆思想，即通过表面施加剪切应力在衬底表面引入剪切应变，然后经过侧壁限制与消除或减弱恢复力，并经稳定化处理后，而保留沿沟道方向上所期望的应变。此方法的特点是应变大小随纵向深度而变化，但不随表面内横向尺寸的改变而变化，克服了现有应变引入方法所具有的沟道应变随器件特征尺寸而急剧变化的缺点，可适用于特征尺寸为几微米的CMOS技术。

同时，应知道，虽然在描述本发明的具体实施例中，基于牺牲层的应变引入技术可看作沟道中应变的单一来源，但本发明可与多种不同的应变引入技术有效结合，例如受应力的永久性介质层，受应变的半导体材料等，使应变引入方式更加灵活，可更大程度提高器件性能。

附图及图面说明：

图1是应变沟道器件截面示意图，包含基底100，半导体层110，可视为已经过掺杂，如硅或其它合金的化合物。半导体层可直接为基底的上半部，也可为埋层绝缘体层(未图标)上的半导体层，如绝缘体上硅(SOI)结构。在半导体层110中及上方，可制作第一晶体管器件120A与第二晶体管器件120B，两者可用隔离结构114(如沟槽隔离或任何其它适当的隔离结构)隔开。晶体管120A、120B可以代表不同导电类型的晶体管，在以下实施例中，晶体管120A表示NFET，晶体管120B表示PFET。

图2是等效压应变记忆截面示意图。首先，如图2(a)所示，在衬底表面局部区域淀积具有高本征压应力的介质层1(如SiN)，在将制作器件的表面引入剪切压应力，形成压应变。所引入的应变大小不受表面内尺寸的限制，会随深度增加而降低；但MOSFET器件的沟道在表面，故对于较大特征尺寸的工艺线也可引入较大压应变。然后，如图2(b)所示，在应变区周边进行限制(如采用浅槽隔离STI技术)，阻止应变的释放，若采用具有压缩性质的限制技术，将会增加有源区的压应变；同时，STI技术还将消除或减弱衬底对表面应变区的恢复力。接下来，进行退火稳定组织处理，使衬底应变区材料组织稳定化。最后，如图2(c)所示，进行平坦化处理并去掉表面剪切应力源后，沿沟道方向的压应变经稳定化处理与周边限制，将保留下来。

图3是等效张应变记忆俯视示意图。首先，如图3(a)所示，在衬底表面局部区域淀积具有高本征张应力的介质层1(如SiN)，在将制作器件的表面引入剪切张应力，形成张应变。同样，所引入的应变大小不受表面内尺寸的限制，随深度增加而降低，但对MOSFET器件来说不受特征尺寸的限制。然后，如图3(b)所示，在垂直于沟道方向上的侧壁采用如STI等技术引入压缩应变区的应力，此压应力将保持沟道方向上的张应变，且可减弱应变区的恢复力。接下来，进行退火稳定组织处理，是衬底应变区材料组织稳定化。最后，如图3(c)所示，进行平坦化处理并去掉表面剪切应力源后，沿沟道方向的张应变经稳定化处理与侧壁的应力转换，将保留下来。

图4a至图4f是阐述沟道方向等效张应变记忆的制作过程示意图。

图5a至图5e是阐述沟道方向等效压应变记忆的制作过程示意图。

图6a至图6g是阐述沟道方向等效张应变与等效压应变记忆的制作过程示意图。

本发明给出的是一种等效应变记忆思想，虽然只给出了几种典型的揭示本思想的实现方法，但仍可经附图的范例显示本思想的实现。然而，应知道，本文所阐述的这种思想并不局限于本文所给出的特定实施例，应是本发明涵盖了由所附申请专利范围所界定之本发明思想及范畴内的所有修改、等效及替代者。

具体实施方式

下面结合附图通过实施例，进一步说明本发明的思想和方法。

实施例1，实施例1是一种实现沟道方向具有张应变的记忆方法，可用于制作张应变沟道NFET器件。参考图4a至图4f，将详细描述其关键步骤。

图4a示意在半导体材料110上隔离出制备不同器件的区域，在介质隔离114的两边将分别制备NFET与PFET器件。

图4b示意在半导体层上生长一介质层106，此介质层可用来保护表面，也可用来作为刻蚀终止层。生长方法可采用淀积的方法，此后在器件制作过程中，需要去除；也可采用热生长高质量的介质层并作为器件的栅介质层(此时即为图1中的102A)。

图4c示意在已进行图形化的抗蚀剂掩膜107上，可采用任何合适的材料，淀积具有高本征张应力介质层108A，例如采用等离子体增强化学气相淀积或相类似设备淀积氮化硅或类似者，可通过调整工艺参数(例如淀积温度、压力、频率等)产生高达几GPa的应力。介质层中高本征应力可有效地转移至下面半导体衬底中，半导体表面层将形成图1中具有张应变的111A区。其中，在111A区中引入的张应力大小与介质层淀积工艺和结构参数有关。

图4d从俯视的角度示意在应力引入后，为能够在去掉施加应力源后仍能保留应力在半导体表面层中，在平行沟道方向采用了侧壁施加新的应力源109A。由弹性力学原理，此时对于表层的作用力改变了方向，但沟道方向上得到的应变效果是一致的，达到提高器件性能的目的。注意，此时在沟道两侧平行于沟道方向的隔离介质需具有更大的体积，使得在沟道两侧形成对沟道的挤压。例如对与硅衬底来说，可以采用热氧化生成二氧化硅，或者通过离子注入氧原子形成二氧化硅材料来达到；或者采用外延SiGe形成异质侧壁。

图4e示意在沟道两侧的侧壁形成后，经退火工艺116使衬底应变区与侧壁介质材料的结构组织稳定。由于前面的应力施加与侧壁的形成，使介质层以及半导体表面层的组织结构处于亚稳态，可能在后续的工艺程序中发生变化。但在经过退火116后，各亚稳态组织进一步稳定化，以及侧壁所施加的应力更加均匀，使在半导体表面层中应变区的组织稳定而更加均匀。在一些实施例中，退火工艺116可包含快速退火工艺，实现组织稳定的同时，对施加的应力影响较小。也包含“低温”退火工艺，可用600至800℃的温度范围来进行，从而也可抑制掺杂杂质的过度扩散，使此工艺在器件制作工程中更加灵活安排。

图4f示意在去掉表面施加应力源后，在半导体材料表面层中形成张应变区111A。如前文所述，半导体表面层中的应力是通过介质层108A而施加的，但为器件的下一步制作，需要去掉介质层108A。此时，通过侧壁施加应力以及退火稳定化处理，使半导体表面层中的应变状态在去掉介质层108A应力施加源后，仍能保留。此后，可在该应变区采用所熟知的半导体制备技术，进行NFET器件制作，但所制作的NFET器件已经是具有张应变沟道的NFET。

应知道，此应力记忆方法可同其它应力引入方式相结合。例如，在晶体管NFET上，可采用常规的钝化工艺中淀积的介质层，进一步增强应变效果。

实施例2，实施例2是一种实现沟道方向具有压应变的记忆方法，可用于制作压应变沟道PFET器件。参考图5a至图5e，将详细描述其关键步骤。

在图5a中，基底100与半导体材料110之间可以间隔一个绝缘层，以形成SOI结构；或者为基底上直接外延生长与基底材料不同的异质半导体材料；或直接以半导体材料作为基底。基于与前述类似的工艺，可形成图5a中的介质层106，其作用也同于实施例1图4b，此时形成图1中的102B。

图5b示意在采用抗蚀剂掩膜107对将制作NFET器件部分进行保护，而对将制作PFET器件的部分进行图形化后，淀积具有高本征压应力的适当介质层108B。介质层中的高本征应力可有效地转移至下面半导体衬底中，半导体表面层将形成具有压应变的111B区域。

图5c示意在形成具有压应变的111B区后，在该区域的四周侧壁形成了刚度大于半导体材料的异质材料109B的俯视图。由于表面介质层的应力源，形成了具有压应变的111B区域，根据弹性力学原理，该区域的晶体结构发生了改变，此时在该区域周边采用刚度更大的材料，限定了该区域的空间，若该异质材料具有更大的膨胀系数，将会增加111B区域的应变度，具有增强的效果。若此时去掉表面应力源，111B区域仍具有受压应变状态的应力源，但此时的限定因素变为侧壁。

图5d示意在侧壁限定形成后，经退火工艺116稳定组织结构。表面介质层的应力施加与侧壁限定的形成，会使半导体表面层和介质层106的组织结构发生改变，处于亚稳态。经退火工艺116处理后，亚稳态组织将稳定化，且是111B区域的压应变均匀化。在一些实施例中，退火工艺116可包含快速退火工艺，稳定组织的同时，对其它影响较小。

图5e示意去掉表面施加应力源后，在半导体材料表面层中形成压应变的111B。为与常规CMOS工艺兼容，在器件制作过程中，需去掉表面应力介质层108B。此后，可在该应变区采用所熟知的半导体制备技术，或略作修改，即可制作PFET器件，但所制作的PFET器件已经是具有压应变沟道的PFET。

应知道，此应力记忆方法可同其它应力引入方式相结合。例如，在晶体PFET上，可采用常规的钝化工艺中淀积的介质层，进一步增强压应变效果。

实施例3，实施例3是一种实现沟道方向分别具有张应变和压应变的以及方法，可分别制作具有张应变沟道的NFET与压应变沟道的PFET，用于CMOS技术中。参考图6a至图6g，将详细描述其关键步骤。

基于与前述类似的工艺，图6a示意在基底100上的半导体材料110已制备了隔离层114，并采用类似的前述工艺形成了作用相同的介质层106。

图6b示意在采用抗蚀剂掩膜107保护将制作PFET器件的区域，进行图形化后，淀积具有高本征张应力的适当介质层108A。介质层中的高本征应力可有效地转移至下面半导体衬底中，半导体表面层将形成具有张应变的111A区域。

图6c示意在形成具有张应变的111A区后，去掉抗蚀剂掩膜107，进行图形化处理，露出将要制作PFET器件的区域。

图6d示意在采用抗蚀剂掩膜107保护将制作NFET器件的区域，进行图形化后，淀积具有高本征压应力的适当介质层108B。介质层中的高本征压应力可有效转移至下面的半导体衬底中，半导体表面层将形成具有压应变的111B区域。

图6e示意在形成侧壁而产生新应力源的结构俯视图。在将制作NFET器件的区域平行于沟道方向，而在将制作PFET器件的四周，生成具有更大体积与更大刚度的侧壁异质材料109A与109B。通过侧壁的新应力源，使得111A区域的张应变与111B区域的压应变在去掉表面应力源后也可保持下来。同时，压应变区域还具有增大压应变的效果。

图6f示意在侧壁限定形成后，经退火工艺116稳定组织结构。表面介质层的应力施加与侧壁限定的形成，会使半导体表面层和介质层106的组织结构发生改变，处于亚稳态。经退火工艺116处理后，亚稳态组织将稳定化，且是111A与111B区域的应变均匀化。在一些实施例中，退火工艺116可包含快速退火工艺，稳定组织的同时，对其它影响较小。

图6g示意在去掉表面张、压应力源后，半导体表面层形成了具有张应变的111A与具有压应变的111B区域。此后，即可采用所熟知的CMOS工艺技术在两个区域分别制作NFET与PFET器件，此时的器件沟道具有相应的应变，与体硅器件相比，性能将提升。

因为在借助于本文的启发后，可以用不同但等效的手段或方法，来修改及实施本发明对该技术领域者而言是显而易见的。故以上所揭示本发明思想的具体实施例仅供例示说明用。例如，可用在晶体管制作过程中，在不同的阶段实施本发明思想；或者采用不同的方法实现侧壁的应力施加而记忆表面应力施加源而形成的应变等。此外，除了以下所描述的申请专利范围之外，不限于本文所示之结构或设计的细节。因此，应将所有此类通过表面施加应力，而根据弹性力学原理，由其它方向记忆的等效应变记忆仍在本发明的范畴与精神之内，在此所寻求之保护系如下的申请专利范围所提出者。

Claims (4)

1.用于制备应变沟道CMOS的等效应变记忆方法，其特征在于该方法是通过表面施加剪切应力在衬底表面引入剪切应变，然后经过侧壁限制与消除或减弱恢复力，并经稳定化处理后，保留沿沟道方向上所期望的应变，该应变大小随纵向深度而变化，但不随衬底表面内横向尺寸的改变而变化，其具体制作步骤如下： 

步骤1)，在衬底表面淀积具有高本征应力的介质层，在衬底表面层引入应变： 

步骤2)，利用STI结构，在衬底内垂直于衬底表面的方向进行应变限定或增强，消除或减弱应变区的恢复力，阻止应变的释放，使应力转换而保留沟道方向上所需的应变； 

步骤3)，退火处理，使应变区与应力源组织稳定化和均匀化，使材料表面所施加的等效应变保留下来，即实现等效应变的记忆； 

步骤4)，平坦化处理，去掉表面应力源后，在引入应变的衬底上制作第一晶体管(120A)即具有张应变沟道的NFET器件，第二晶体管(120B)即具有压应变沟道的PFET器件，所制作的器件沟道具有相应的等效应变。 

2.根据权利要求1所述的制备应变沟道CMOS等效应变记忆方法，其特征在于制作第一晶体管(120A)，即具有张应变沟道的NFET器件的过程具体包括： 

步骤1)，具体包括： 

a)在半导体层(110)上生长电介质层(106)， 

b)采用隔离结构(114)隔离出制备不同器件的区域， 

c)在电介质层(106)上涂抗蚀剂掩膜(107)并进行图形化光刻， 

d)在衬底表面沉积具有高本征张应力的介质层(108A)，高本征张应力可转移到半导体层表层区，形成具有张应变的区域； 

步骤2)，具体包括：采用在平行于沟道方向的两侧侧壁形成STI结构，STI结构填充材料具有比半导体层(110)更大刚度与较低膨胀系数，对沟道进行压缩、消除或减弱应变区的恢复力，以致保持沟道方向上的张应变； 

步骤3)，具体包括：退火处理； 

步骤4)，具体包括：平坦化处理，去掉表面应力源后，在应变区进行NFET器件制作，制作出的NFET器件具有张应变沟道。 

3.根据权利要求1所述的制备应变沟道CMOS等效应变记忆方法，其特征在于制作第二晶体管(120B)，即具有压应变沟PFET器件过程具体包括： 

步骤1)，具体包括： 

a)在半导体层(110)层上生长电介质层(106)， 

b)采用隔离结构(114)隔离出制备不同器件的区域， 

c)在电介质层(106)上涂抗蚀剂掩膜(107)对将制作NFET器件部分进行保护，而对制作PFET器件的部分进行图形化光刻， 

d)在衬底表面 淀积具有高本征压应力的介质层(108B)，高本征压应力可转移到半导体层表面区，形成具有压应变的区域； 

步骤2)，具体包括：在具有压应变的区域四周侧壁形成STI结构，STI结构填充材料具有比半导体层(110)更大刚度与较低膨胀系数，对沟道进行压缩消除或减弱应变区的恢复力，对应变进行限制： 

步骤3)，具体包括：退火处理； 

步骤4)，具体包括：平坦化处理，去掉表面应力源，在应变区进行PFET器件制作，制作出的PFET器件具有压应变沟道。 

4.根据权利要求1所述的制备应变沟道CMOS等效应变记忆方法，其特征在于制作具有第一晶体管(120A)即张应变沟道的NFET和第二晶体管(120B)即具有压应变沟道的PFET的应变沟道CMOS器件的过程如下： 

步骤1)，在衬底表面 淀积具有高本征应力的介质层，在衬底表面层引入应变，其具体包括： 

a)在半导体层(110)上生长电介质层(106)，并采用隔离结构(114)隔离出制作不同器件的区域， 

b)在介质层(106)上采用抗蚀剂掩膜(107)保护将要制备PFET器件的区域，同时露出将制作NFET区域(106)， 

c) 淀积具有高本征张应力的介质层(108A)，使高本征张应力转移到半导体层表面，形成具有张应变的区域， 

d)采用抗蚀剂掩膜(107)对具有张应变的区域进行保护，同时露出将制作PFET区域(106)， 

e) 淀积具有高本征压应力的介质层(108B)，使高本征压应力转移到半导体层表面形成具有压应变的区域； 

步骤2)，利用STI结构，在衬底内垂直于衬底表面的方向进行应变限定或增 强，消除或减弱应变区的恢复力，阻止应变的释放，使应力转换而保留沟道方向上所需的应变，具体包括： 

a)在具有张应变的区域两侧且平行于沟道方向的侧壁形成STI结构，STI结构填充材料具有比半导体层(110)更大的刚度与更低的膨胀系数，对沟道进行压缩消除或减弱应变区的恢复力，以致保持沟道方向上的张应变， 

b)在具有压应变的区域四周侧壁形成STI结构，ST1结构填充材料具有比半导体层(110)更大刚度与较低膨胀系数，对沟道进行压缩消除或减弱应变区的恢复力，对应变进行限制； 

步骤3)退火处理，经退火后，对应变区与侧壁STI结构进行稳定化与均匀化； 

步骤4)具体包括：平坦化处理，去掉表面张应力源即具有高本征张应力的介质层(108A)与表面压应力源即具有高本征压应力的介质层(108B)； 

采用所熟知的CMOS工艺技术在具有张应变的区域与具有压应变的区域分别制作NFET与PFET器件，此时的CMOS器件沟道具有相应的张应变和压应变。 

Images