CN101933133A - 制造双取向iv族半导体衬底的方法 - Google Patents

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Abstract

本发明涉及制造双取向IV族半导体衬底的方法，包括在DSB之类的衬底中仅在表面层第一横向区域中进行遮蔽非晶化，以及仅在第一横向区域中进行表面层的固相外延再生长，以便建立其(100)取向。接着，在表面层上制造覆盖层，随后制造隔离区，其将(110)取向的第一横向区域与(100)取向的第二横向区域彼此横向隔离。然后，相对于隔离区以选择性方式去除覆盖层，以使第一和第二横向区域的表面层露出，并采用外延生长方法再填充隔离区之间的第一和第二横向区域。

Description

制造双取向IV族半导体衬底的方法
技术领域
本发明涉及一种制造双取向IV族半导体衬底的方法。
背景技术
常规的(100)取向的硅或绝缘体上硅(SOI)衬底常用在微电子领域。与其他已知的表面取向硅衬底相比，(100)取向能提供最高的电子迁移率。但是，(100)取向对空穴迁移率是不利的。事实上，在市场上能买到的硅晶片的表面取向组中，它提供最差的迁移率。这损害了(100)取向的硅上的pMOS(金属氧化物p型半导体)器件的性能。
已经证实，(110)取向的硅衬底能提供最好的空穴迁移率。但是，这种取向对电子迁移率即对nMOS(金属氧化物n型半导体)器件不利，参阅M-Yang等人，IEEE TED，Vol.53，No.5，May 2006，pp.965-978。
众所周知，CMOS(互补金属氧化物半导体)器件在单一的衬底上包含nMOS和pMOS两种类型器件(芯片)。为在单一芯片上获得两种器件类型中的主要载流子的最佳迁移率，已有建议提供双取向衬底，其第一横向区域具有nMOS器件的(100)取向，而第二横向区域具有pMOS器件的(110)取向。
US2006/0270611A1描述了制造这种双取向衬底的方法，这些衬底也被称为混合取向衬底。从这个文件获知的方法是基于直接硅结合(DSB)衬底，这些衬底有一个(110)取向的硅表面层结合至(100)取向的硅晶片。具有不同的晶体取向的、限定良好的横向区域的制造，是用一些已知的方法进行的，即在遮蔽蚀刻条件下制造浅槽隔离(STI)，并作填充处理，然后化学机械抛光。接着，沉积抗蚀剂层并构图，以便在后面的非晶化步骤中保护那些横向区域，它们在完成的衬底中保持它们的(110)取向。然后通过注入适当的离子例如硅或锗进行非晶化。其后，利用(100)取向的衬底作为已非晶化的横向表面层区域再结晶的模板，进行固相外延再生长。除去抗蚀剂层，完成双取向衬底的制造。
但是，如US2006/0276011A1描述的，在这个过程中产生缺陷，它们对器件的性能有害。特别是，在固相外延步骤期间，在STI边缘产生结晶缺陷。在宽有源区的晶体管中，STI边缘缺陷是结泄漏的主要来源，因为这些缺陷是在结耗尽区中。如果是窄有源区，也就是说，STI至STI的间隔减小，STI边缘缺陷也是迁移率退化的原因，因为缺陷是在栅极下面的晶体管沟道中。因为这些缺陷是结泄漏的主要来源，所以在US2006/0276011中已提出一些办法来减小缺陷密度。具体地，提出用于减小缺陷的高温退火步骤，以及在STI形成以前使用固相外延的集成方案。下面，参考图1至4说明后者的概念。图1至4示出在不同的制造阶段，硅衬底的示意性截面视图。
首先，提供DSB硅衬底100。DSB衬底具有(100)取向的硅衬底102和在衬底102顶部的(110)取向的硅表面层104。注意，在本发明的上下文中，圆括号的数字指示晶体取向，而不加括号的数字用作参考标号。
下一处理步骤的结果表示在图2中，其中，在表面层104上沉积抗蚀剂层106，并进行光刻构图，在抗蚀剂层106的第一横向区域中提供开口，其相应于表面层的第一横向区域108，其中，期望是(100)取向的表面。接着，进行非晶化离子注入，通过指向衬底100的箭头指示。由于前面的处理提供有抗蚀剂图形106，所以非晶化仅在第一横向区域中108进行，离子注入110导致被非晶化的硅层112。已非晶化的硅层112比表面层104稍微深入衬底。因此，已非晶化硅层112设置在衬底102的(100)取向的衬底区域的顶部。然后，非晶化层112通过再结晶退火而再结晶，以便在第一横向区域108中建立衬底100的(100)取向。如图3所示，抗蚀剂层106也已在这一处理步骤中被除去，露出具有(110)取向的表面层104的第二横向区域114。
如图3所示，在非晶化和再结晶的过程中，产生横向缺陷区116。横向缺陷区116的横向延伸1，粗略地对应于最初沉积的表面层104的厚度d。
在下一步处理中，STI区118在横向缺陷区116中制造。在进一步处理步骤中，在先前的非晶化层112与衬底102之间的界面处的范围末端缺陷(未示出)，被采用高温缺陷-去除退火法去除。
US2006/0276011A1的处理的缺点是不能在未来的CMOS技术节点中应用先进的缩放。而且，不能与薄膜器件的集成完全兼容。同时，工艺方案对于短沟道效应是脆弱的。
图5和图6示出不同的CMOS半导体器件500和600的示意性截面视图。这些图用来说明集成在DSB衬底上的半导体器件中结泄漏的主要原因。在两个器件中，分别示出nMOS FET 502和602以及pMOS FET 504和604。这些器件分别提供在双取向衬底506和606上。两个器件500和600的不同在于分别在(110)取向的表面层508和608上的深度延伸d。(110)取向的表面层508有一个深度延伸d，它到达的深度比pMOS晶体管504的源区512和漏区514更深。对于半导体器件600，(110)取向的表面层608有比pMOS晶体管604的源区612和漏区614小的深度延伸d。表面层508的较大的深度延伸避免半导体器件500的pMOS晶体管504中的结泄漏。但是，缺陷区516和518出现在nMOS晶体管502中。缺陷区516和518沿着限定双取向衬底506的(100)取向、再结晶的第一横向区域的STI区520和522的侧壁延伸。这些缺陷区516和518，随着它们延伸到nMOS晶体管502的源区524和漏区526，形成为泄漏的来源。
因此，缺陷问题出现在双取向衬底上的CMOS半导体器件中，不同的泄漏问题出现在具有不同厚度的表面层的半导体器件中。
因此，主要的挑战之一是提供一种双取向衬底，其能避免半导体器件例如晶体管的泄漏问题，并且在对隔离区的宽度和有源区的相对横向侧面上隔离区之间的间隔进行先进缩放时也可以制造。
发明内容
根据本发明，提供一种制造双取向的IV族半导体衬底的方法，所述方法包括步骤：
提供一个衬底，具有(100)取向的IV族半导体衬底和在衬底上的(110)取向的IV族半导体表面层；
仅在表面层的第一横向区域进行遮蔽非晶化，在第一横向区域中期望(100)取向的表面；
仅在第一横向区域进行表面层的固相外延再生长，从而建立其(100)取向；
在表面层上制造覆盖层；
制造隔离区，该隔离区从覆盖层的表面向内衬底延伸至少到达表面层，并将(110)取向的第一横向区域和(100)取向的第二横向区域彼此横向分离；
以选择性方式相对于隔离区去除覆盖层，从而使在第一和第二横向区域中的表面层露出；
通过进行IV族半导体材料的外延，再填充隔离区之间的第一和第二横向区域。
本发明的方法提供一种革新方法来集成双取向器件，同时限制结泄漏。本发明的方法的另一优点是可以应用在实现双取向的薄膜器件的实施方式中。
所述方法适合于有或没有碳掺杂的硅或硅-锗半导体衬底。当然，为获得理想的导电类型也能有其他掺杂剂。
所述方法是基于提供一个衬底，具有(100)取向的IV族半导体衬底和在衬底上的(110)取向的IV族半导体表面层。IV族半导体衬底典型地是一块晶片，例如硅晶片，在工业上用来制造半导体器件。表面层可用任何已知的方法包括直接硅结合的已知方法来制造。
本发明的方法包括在预处理的双取向的衬底上使用覆盖层。与从US2006/0276011A1中知道的方法相反，隔离区从顶部具有覆盖层的衬底开始制造。在制造隔离区以后，剩下的覆盖层部分被去除。接着是外延生长，也就是利用早前在覆盖层下面制造的双取向的横向区域作为外延生长的模板，进行IV族半导体材料的外延生长沉积。
所述方法适合于硅和有关的衬底。替代的材料(如有或没有碳掺杂的硅-锗半导体衬底)也能使用。当然，为获得理想的导电类型也能有其他的掺杂剂。
注意，术语“横向区域”用在为里是为了识别衬底的局部区域，它在横向上有限定良好的延伸。横向是平行于参考表面的方向。同时也要注意，虽然横向区域在横向上延伸，但未必平行于参考表面。关于术语“参考表面”，在半导体工业上使用的晶片可作为典型的实例。这里，参考表面是主晶片表面，用于半导体器件例如晶体管的功能层制造。当然，横向区域在深度方向上也有限定的延伸，它沿着垂直于参考表面的方向，从参考表面指向内衬底。但是，术语“横向区域”本身的使用不意味着对横向区域的深度延伸的任何限制。
下面，将描述本发明所述方法的实施例。各种实施例的附加特征可以彼此结合，形成本发明所述方法的另一些实施例，除非不同的实施例被描述为彼此是可替代的。
在一个实施例中，(110)取向的表面层具有30至120nm之间的厚度。一般，在第一横向区域的表面层固相外延再生长期间产生的缺陷区的横向延伸受表面层厚度的限制。因而，在另一实施例中，使用50nm的厚度将由此产生最坏为50nm横向延伸的缺陷区，这意味着，在向下至22nmCMOS技术节点的先进缩放水平，与指示n-和p-器件的有源区之间的横向间隔的参数“Nactive/Pactive间隔”完全兼容。
在表面层上制造覆盖层，优选地通过沉积氮化硅层来进行。覆盖层通常沉积在整个晶片上。使用氮化硅Si3N4的优点是，在外延之前，可以使用众所周知的去除技术使有源区从覆盖层下解放。例如，H3PO4湿法化学方式能用来选择性地去除Si3N4，而不会腐蚀由SiO2制成的普通STI之类的隔离区。但是，等离子干蚀刻技术也能用于选择性的和各向同性的蚀刻。
关于隔离区的制造，可以采用不同的实施例。除了在覆盖层中制造沟槽并以隔离材料例如SiO2填充的常规STI概念外，还能用如下的替代概念：通过沉积后一步骤用于隔离区的合适材料，进行覆盖层的制造。再次地，合适的材料是Si3N4。隔离区的制造于是包括去除第一和第二横向区域中的覆盖层，同时在期望的隔离区中保护覆盖层不被去除。这一点可通过例如适当地遮蔽覆盖层，并且选择性地仅在与表面层的第一和第二横向区域相应的非遮蔽的横向区域中蚀刻覆盖层来实现。
在STI处理的替代方案中，浅槽最好制造成向内衬底延伸，达到超过(100)取向的衬底与(110)取向的表面层之间的界面。进行第一和第二横向区域的再填充，以获得衬底表面上的平坦有源区。存在着不同的能获得这种结果的处理替代方案。其一是选择性小面(facet)外延生长。利用这种技术，在末端获得“倒圆的”有源区。在这种情形下，就需要例如化学机械抛光(CMD)的附加平面化步骤，从而再次得到有源区的平坦表面。
在一个优选的替代处理的实施例中，在隔离区之间再填充第一和第二横向区域，包括进行IV族半导体材料的选择性无小面外延(facet-freeepitaxy)。如果外延生长以无小面方式进行，那么平坦的有源表面自然就能获得。无小面外延在工艺领域是一种众所周知的技术。选择性无小面外延指的是仅在IV族半导体材料模板区进行无小面外延生长，而不在隔离材料上，包括隔离区上。
相对于隔离区，以选择性方式去除覆盖层，并在隔离区之间填充第一和第二横向区域，在一个实施例中填充第一和第二横向区域是同时进行的。
但是，如果期望的话，这些步骤也能在第一和第二横向区域分别进行。例如，这些步骤首先仅在第一横向区域进行，然后在第二横向区域进行，或者相反。适当地，使用互补的相应掩模保护当时不被处理的相应的横向区域。
如前面所述，本发明的方法适用于薄膜器件的制造。为了这个目的，在去除覆盖层以后再填充第一和第二横向区域的过程，包括沉积一个异质叠层，它是由有不同材料成分的IV族半导体材料的层序列组成的。例如，Si/SiGe异质叠层能用这种方法制造，在第一横向区域有(100)取向，在第二横向区域有(110)取向。
本发明所述方法的实施例也在权利要求进行描述。
下面，将参考附图描述其他一些实施例。
附图说明
本发明的前述内容及其他方面，在下面参考实施例所作的描述中，将变得很明显。在附图中：
图1至4示出了根据现有技术方法，双取向衬底在其不同的制造阶段中的示意性截面视图；
图5和6示出了现有技术的薄半导体器件的示意性截面视图，用来说明双取向衬底的具有不同厚度表面层的器件中结泄漏的来源；
图7至12示出了根据本发明所述方法的一个实施例的双取向衬底，在其不同的制造阶段中的示意性截面视图；
图13和14示出了根据本发明第二实施例的双取向衬底，在两个处理阶段中的示意性截面视图；
图15和16示出了根据本发明第三实施例的双取向衬底，在两个处理阶段中的示意性截面视图。
具体实施方式
图7至12示出了根据本发明所述方法的一个实施例的双取向衬底，在不同的制造阶段中的示意性截面视图。双取向衬底700从制造DSB衬底702开始，衬底702具有(100)取向的衬底704，和近似50nm厚度的(110)取向的硅表面层706。如前解释的那样，50nm的厚度特别适用于先进的CMOS技术节点。但是，不同的厚度可等效地用于其他技术节点。
在下面的处理步骤中，结果表示在图8中，表面层被抗蚀剂层708覆盖，抗蚀剂层被构图而在第一横向区域710中提供开口。接着，进行以箭头712指示的离子注入，使用的是非晶化离子例如硅Si、锗(Ge)、氩(Ar)或氙(Xe)离子或它们的适当组合。在工况下进行离子注入712，导致第一横向区域710的表面层706非晶化。所得到的非晶化区域714比表面层706与(100)取向的下层衬底704之间的界面稍深地延伸到衬底中。在离子注入步骤712过程中，下层衬底704中产生的范围末端缺陷(End-of-Range defect)(未示出)，可以在STI密实化退火期间去除。这样，高温退火可包括在STI密实化退火的热预算中。
在下一步固相外延的步骤中，非晶化区域714再结晶。由于衬底704的下层模板用于再结晶，所以非晶化区域呈现(100)取向。在这一步骤中，缺陷也在所产生的具有(100)取向的第一横向区域710，与表面层706剩下的具有(110)取向的第二横向区域718之间的界面区域716中形成。进一步，如图9中能看到的，制造Si3N4的覆盖层720。在限挡层被剥去和再结晶以后，它完全覆盖着衬底。覆盖层720的厚度应该选择得适合于容纳在下一步形成的隔离区722深度延伸的主要部分，参看图10。如所看到的，隔离区722的深度延伸稍大于表面层706的深度延伸。这意味着隔离区722延伸进入(100)取向的衬底704。此外，覆盖层720的厚度取决于最终的双取向衬底中的(110)取向的第二表面层718的期望厚度。STI区722横向覆盖缺陷区716，因此，去除了(100)取向的第一衬底区域710，与(110)取向的第二衬底区域718之间界面上的缺陷问题。
在本实施例中，隔离区722采用已知的浅槽隔离技术来制造，导致一个典型的梯形。制造STI的隔离区722的方法，首先是在遮蔽蚀刻步骤中使用能蚀刻Si3N4和硅的蚀刻剂蚀刻沟槽。接着，以合适的隔离材料填充沟槽。一个例子是二氧化硅。但是，其他材料也能使用，只要它们能经受后继的蚀刻步骤，在这个步骤中覆盖层720完全被去除。这一蚀刻步骤的结果表示在图11中。蚀刻是选择性地进行的，也就是说，隔离区722以及第一和第二横向区域710和718的下层硅不被腐蚀。
在覆盖层已被去除以后，在选择性无小面外延步骤中，填充第一和第二横向区域710和718，其中沉积硅。已知的无小面外延技术采用化学汽相沉积(CVD)。由于在第一和第二横向区域中提供不同的晶态结构作为模板，外延填充遵循给定的模板，结果，在外延步骤之后获得双取向衬底表面。
注意，本实施例允许(110)取向的层制造成任何所期望的厚度，这个厚度是特定器件应用所要求的。
最小的横向隔离STI的宽度，从衬底的平面顶视图来看，与N有源区和P有源区之间的距离相对应，由采用的有关技术节点给定。在第一和第二横向区域之间的这个间隔，在技术上也称作Nactive/Pactive间隔，可以通过修改覆盖层722的厚度，根据所采用的技术节点缩放到所期望的级别。例如，最小STI宽度在45nm节点(节点n)粗略地等于100nm，对于22nm节点(节点n+2)将大约50nm。经验缩放规则是：对于节点(n+1)，宽度(节点n+1)＝0.7*宽度(节点n)。为了满足技术节点施加的这些要求，本发明提供两个级别：或者修改最初结合的(110)取向的顶层706的厚度，或者修改牺牲覆盖层720的厚度。
所描述的技术也在高的缩放级别上防止(110)取向的表面层706和下层衬底704之间的界面上的结泄漏。
这个实施例可以在图10的处理阶段进行修改。在这一修改中，分别在第一和第二横向区域710和718即双取向衬底的nMOS和pMOS区域中进行选择性外延。
为此，在图10和图11的处理阶段之间插入遮蔽步骤，以便实行下面的工序：
a)遮蔽pMOS区域718或nMOS区域710。这一步骤用常规的光刻技术进行；
b)在非遮蔽部分即刚开口的区域中，Si3N4覆盖层的选择性去除；
c)在开口区域中的无小面外延生长；
d)掩模去除；
e)互补遮蔽步骤，以便遮蔽最新的再生长区域；
f)还是在非再生长的开口区域中，Si3N4选择性去除；
g)在刚开口的区域中的选择性无小面外延生长；以及
h)掩模去除。
图13和14示出了根据本发明第二实施例的双取向衬底800在两个处理阶段中的示意性截面视图。
本发明的方法采用与参考图7至12所描述的实施例相同的处理，直到沉积覆盖层720。然后，代替制造用于STI区722的沟槽，对覆盖层720构图，由覆盖层材料制造隔离区822。这可以通过使用例如CF4和SF6的远程等离子体的遮蔽各向异性蚀刻步骤来进行，以便选择性地使第一和第二横向区域810和818从覆盖层材料中解放出来。接着，如图14所示，第一和第二横向区域通过无小面CVD外延步骤被重建，导致一个平坦的双取向表面，如参考图12对前面的实施例所做的描述那样。
参考图15和16，示出图7至12的实施例的另一种修改。图15和16示出了根据本发明第三实施例的双取向衬底900，在两个处理阶段中的示意性截面视图。在这个实施例中，图11的处理阶段被表示在图15中，随后是不同材料的一个层序列的无小面外延沉积。在本实施例中，硅的第一层910.1沉积在第一横向区域910中，同时以(110)取向沉积在第二横向区域918中作为层918.1。接着，SiGe以期望的成分沉积在第一横向区域910中作为(100)取向的SiGe层910.2，并在第二横向区域918中作为(110)取向的SiGe层918.2。最后，沉积硅层以结束外延步骤，在第一横向区域910中提供(100)取向的硅层910.3，在第二横向区域918中提供(110)取向的硅层918.3。
如在本说明书的前面段落中所说明的那样，本发明可以应用于双取向衬底的器件集成，以便提供电子和空穴两者的最大迁移率。除此以外，本发明与所谓悬空硅(silicon-on-nothing)(SON)技术完全兼容，这种技术用于薄膜器件集成，如图15和16的实施例中所示。
在SON工艺中，如图16中的层序列能被用于选择性地横向去除SiGe层910.2和918.2，而不会分别腐蚀周围的硅层910.1和910.3以及918.1和918.3。由此形成一个空气隧道，使上面的硅层910.3和918.3与衬底隔离。尽管有空气隧道，在顶部制造的栅叠层也不会塌陷，因为它桥接有源区，在两端受到支撑。但是，空气隧道也可用替代的介电材料填充。
尽管对本发明已在附图和前面的描述中作了说明和详细描述，但这些说明和描述是说明性或/示范性而非限制性的，本发明不局限于所披露的实施例。
对于本领域技术人员来说，在研究附图、所披露的内容以及附后的权利要求以后，在实践本发明的权利要求时可以理解和实现所披露的实施例的其他各种变型。
在权利要求中，词语“包括”不排除其他元件或步骤，不定冠词“一”不排除多个。重要的是，在相互不同的从属权利要求中列举一些措施，并不表示这些措施的组合不能有利地利用。
任何参考符号不应被解释为对范围的限制。为了在权利要求中清楚地区分参考符号以及使用圆括号的晶体取向的常规类型标示，在大括号{}内提供参照符号。

Claims (12)

1.一种制造双取向IV族半导体衬底{700}的方法，包括步骤：
提供(100)取向的IV族半导体衬底{702}和在衬底上的(110)取向的IV族半导体表面层{704}；
仅在表面层的第一横向区域{710}中进行遮蔽非晶化{712，714}，在第一横向区域中期望有(100)取向的表面；
仅在第一横向区域{712}中进行表面层{706}的固相外延再生长，以便建立其(100)取向；
在表面层{706}上制造覆盖层{720}；
制造隔离区{722，822}，隔离区{722，822}从覆盖层{720}的表面向内衬底延伸至少到表面层{706}，并且使(100)取向的第一横向区域{710}和(110)取向的第二横向区域{718}彼此横向隔离；
以选择性方法相对于隔离区{722}去除覆盖层，以使第一和第二横向区域中的表面层{706}露出；以及
通过进行IV族半导体材料的外延生长，在隔离区{722}之间再填充第一和第二横向区域{710，718}。
2.根据权利要求1的方法，其中，提供直接硅结合的衬底{702，706}用来进行遮蔽非晶化。
3.根据权利要求1的方法，其中，(110)取向的表面层{706}具有30nm至120nm的厚度。
4.根据权利要求1的方法，其中，进行遮蔽非晶化包括离子注入{712}步骤。
5.根据权利要求1的方法，其中，制造覆盖层{720}包括在表面层上沉积氮化硅层。
6.根据权利要求1的方法，其中，制造隔离区{722}包括在覆盖层{720}制造沟槽和用绝缘材料填充沟槽。
7.根据权利要求6的方法，其中，制造隔离区{722}包括制造沟槽，沟槽向内衬底延伸，达到超过衬底{702}和表面层{706}之间的界面。
8.根据权利要求1的方法，其中，在第一和第二横向区域中同时进行以选择性方法相对于隔离区去除覆盖层{720}，并再填充隔离区{722}之间的第一和第二横向区域。
9.根据权利要求1的方法，其中，首先在第一横向区域中然后在第二横向区域中，独立地进行以选择性方法相对于隔离区去除覆盖层{720}，并再填充隔离区之间的第一和第二横向区域，以及其中，互补的相应掩模被用来保护当时不被处理的相应的横向区域。
10.根据权利要求1的方法，其中，制造覆盖层包括在表面层上沉积绝缘材料，以及其中，制造隔离区包括在第一{810}和第二{818}横向区域中去除覆盖层{720}，并且在期望的隔离区{822}中保护覆盖层不被去除。
11.根据权利要求1的方法，其中，再填充隔离区之间的第一和第二横向区域包括进行IV族半导体材料的选择性无小面外延。
12.根据权利要求1的方法，其中，再填充第一{910}和第二{918}横向区域包括沉积具有不同材料成分的IV族半导体材料层序列组成的异质叠层{910.1至910.3；918.1至910.3}。
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WD01 Invention patent application deemed withdrawn after publication

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