CN101931796B - 数字电视信道处理系统中的全频率算法 - Google Patents

Abstract

本发明涉及一种信息处理方法，特别是一种数字电视信道处理系统中的全频率算法，其中数字电视信道处理系统中的所有处理模块，统一按其中的最高频率的处理模块的频率进行处理，用插入空包使所有处理模块在相同时间内处理的信息量相同。不仅克服每个处理模块设置一种频率的锁相环所带的弊病，极大的节省了FPGA中宝贵的硬件资源，而且采用30.24M晶振作为驱动频率源，可以保证系统精度需求。

Description

数字电视信道处理系统中的全频率算法

技术领域

本发明涉及一种信息处理方法，特别是一种数字电视信道处理系统中的全频率算法。

背景技术

2006年我国颁布的《数字电视地面广播传输系统帧结构、信道编码和调制》(GB20600-2006)标准对数字地面电视的信道处理部分进行了详细处理模块化规定和说明，具体处理模块包括加扰、BCH编码、LDPC编码、QAM映射、交织、组帧等几个关键处理模块，由于处理带宽较宽、要求频率较快，所以硬件平台大家都选择大规模集成电路FPGA，而FPGA系统的一个处理重点难点就在于如何设计出处理精确、实现简便的一套频率算法。

由于输入的信息经过每一处理模块不会增加一定的信息量(冗余编码)，因此各个处理模块输出的信息量不同(如图1所示)。目前常规算法是根据系统给定的输入输出频率，再结合过程处理模块产生冗余编码的多少来计算设计每个处理模块具体的处理频率。下面以国标数字电视地面传输标准中的规定的一种模式(模式帧头595、码率0.8、16QAM)为例，对常规算法的处理过程进行说明。标准对该种模式的输入频率已给定20.791Mbit/s，所有模式的输出频率均为30.24Mbit/s，现以中间处理模块BCH编码、LDPC编码、组帧滤波为例给出他们各自的处理频率：

◆BCH处理模块时钟定义：

输入数据时钟：20.791M bps

输出数据时钟：21.067M bps

校验位生成时钟：0.276M bps

◆0.8码率LDPC编码处理模块时钟定义：

输入数据时钟：21.067M bps

输出数据时钟：25.878M bps

校验位生成时钟：4.811M bps

◆信号帧组帧滤波处理模块时钟定义：

数据符号输入时钟：7.56M bps

数据符号输出时钟：30.24M bps

由此可见，按常规传统算法设计出来的频率每个处理模块各不相同，这样设计有三个缺点：

第一、每个频率都是经过四舍五入后的结果(保留小数点后三位)，不精确会给系统造成累计误差。

第二、现有的数字锁相环技术精确不到系统给定的准确精度，这种频率设计过多、过细会造成更大的系统误差。

第三、国标规定的传输模式有300多种之多，上述只是一种模式的频率结果，所以按目前频率算法计算出的所有模式频率会非常庞大复杂，极大的消耗了宝贵的硬件资源。

有鉴于上述现有的频率算法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的数字电视信道处理系统中的全频率算法，能够改进一般现有的数字电视信道处理系统中的频率算法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的主要目的在于，克服现有的数字电视信道处理系统中的频率算法存在的缺陷，而提供一种新型结构的数字电视信道处理系统中的全频率算法，所要解决的技术问题是使其处理精确、实现简便节省硬件资源，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种数字电视信道处理系统中的全频率算法，其特征在于数字电视信道处理系统中的所有处理模块，统一按其中的最高速率的处理模块的频率进行处理，插入空包使所有处理模块在相同时间内处理的信息量相同。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的数字电视信道处理系统中的全频率算法，其中所述插入空包的具体步骤如下：

步骤1、计算系统最快处理模块的频率F；其中F＝T/D；其中D为一帧的数据量，T为一帧的处理时间；

步骤2、将有用数据量为D_i的第i个处理模块插入空包K_i，使第i个处理模块的频率F_i＝T/(D_i+K_i)＝F；

步骤3、将第i处理模块的有用数据量D_i、填充数据量K_i的处理结果记为D_i+1＝f(D_i)、K_i+1＝f(K_i)；

步骤4、把第i处理模块处理结果D_i+1传输给下一个处理模块，即第i+1处理模块，并作为其输入的有用数据量；

步骤5、在输入至第i+1个处理模块的有用数据量D_i+1的基础上附加填充空包数据量K_i+1，使得D＝D_i+1+K_i+1，F_i+1＝T/(D_i+1+K_i+1)＝F；

步骤6、重复步骤3、4、5直到处理信息流入最后一个处理模块。

前述的数字电视信道处理系统中的全频率算法，其中步骤1中所述系统最快处理模块为最后一个处理模块，即组帧滤波处理模块，其输出频率为30.24Mbit/s。

前述的数字电视信道处理系统中的全频率算法，其中步骤2中所述有用数据量D_i是第i个处理模块在规定时间T内流入的有用数据量；所述使第i处理模块的处理频率F_i＝T/(D_i+K_i)＝F是在有用信息的基础上附加填充空包数据量K_i，使得D＝D_i+K_i。

前述的数字电视信道处理系统中的全频率算法，其中所述30.24M是由硬件晶振提供。

本发明所述全频率算法是从系统全局出发、统筹兼顾所有处理模块的冗余编码、通过“插空包”的方式以使所有处理模块按统一的最高频率进行的一种算法。全局频率算法的核心思想就是求要所有处理模块都按照最高频率处理模块的频率进行处理，或者称之为“低频处理模块高频化”。这样，在发端信道处理模块中往往是处理频率越来越快，就国标地面数字电视标准来说，按照本发明所述的全频率算法的设计是所有处理模块都按照最后一个处理模块即组帧滤波处理模块的输出频率30.24Mbit/s进行。如何让组帧滤波之前较慢的处理模块都按照30.24Mbit/s的频率进行处理呢？这就是全频率算法的重要实现手段“插空包”，也就是通过人为的填充空包(填充比特零)，原来频率慢的处理模块多加空包、频率快的少加空包，以达到所有处理模块在相同时间内处理的信息(有用信息和空包)相同，这就实现了所有处理模块都按照统一30.24Mbit/s频率进行。所加空包数是由该处理模块的“业务量”决定，上一个处理模块处理完后把结果传给下一个处理模块，该结果只包括有用的信息，不包括填充空包的处理结果。可见填充空包的作用只是为了与最高处理模块同步而进行的一个附加延时，并不改变原有信息。

本发明与现有技术相比具有明显的优点和有益效果。

1、本发明的数字电视信道处理系统中的全频率算法，通过“插空包”的方式以使所有处理模块按统一的最高频率进行处理，无需每个处理模块设置一种锁相环，极大的节省了FPGA中宝贵的硬件资源。

2、本发明的数字电视信道处理系统中的全频率算法，通过“插空包”的方式以使所有处理模块按统一的最高频率进行处理，解决了现有的多个数字锁相环所造成的系统误差。

3、本发明的数字电视信道处理系统中的全频率算法实现简易、处理精确，不管是国标规定的任何一种工作模式都用同一种频率算法处理，即都工作在30.24Mbit/s的频率下，而30.24M是由硬件晶振提供的，可以保证系统精度需求。

综上所述，本发明的全频率算法从根本上解决了上述传统算法的缺点，其不论在处理方法或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的数字电视信道处理系统中的各个处理模块分别进行频率算法设计具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是(GB20600-2006)标准中各处理模块数据量图。

图2是本发明全频率算法编码处理模块处理示意图。

图3是本发明数字电视信道处理系统中的全频率算法的步骤流程图。

图4是本发明全频率算法的具体处理框图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的数字电视信道处理系统中的全频率算法其具体实施方式、结构、处理方法步骤、特征及其功效，详细说明如后。

请参阅图2所示，本发明较佳实施例的数字电视信道处理系统中的全频率算法，其主要是数字电视信道处理系统中的所有处理模块，统一按其中的最高频率的处理模块的频率进行处理，用插入空包使所有处理模块在相同时间内处理的信息量相同。从而克服了现有技术不同处理模块采用不同频率所带来的诸多弊病。

请参阅图3所示，本发明较佳实施例的数字电视信道处理系统中的全频率算法，其主要包括以下步骤：

步骤1、计算系统最快处理模块的频率F；其中F＝T/D；其中D为一帧的数据量，T为一帧的处理时间；

步骤2、将有用数据量为D_i的第i个处理模块插入空包K_i，使第i个处理模块的频率F_i＝T/(D_i+K_i)＝F；

步骤3、将第i处理模块的有用数据量D_i、填充数据量K_i的处理结果记为D_i+1＝f(D_i)、K_i+1＝f(K_i)；

步骤4、把第i处理模块处理结果D_i+1传输给下一个处理模块，即第i+1处理模块，并作为其输入的有用数据量；

步骤5、在输入至第i+1个处理模块的用数据量D_i+1的基础上附加填充空包数据量K_i+1，使得D＝D_i+1+K_i+1，F_i+1＝T/(D_i+1+K_i+1)＝F；

步骤6、重复步骤3、4、5直到处理信息流入最后一个处理模块。从而使所有处理模块都可以按照同一频率F进行流水同步处理。

所述系统最快处理模块为最后一个处理模块，即组帧滤波处理模块，其输出频率为30.24Mbit/s。

步骤2中所述有用数据量D_i是第i个处理模块在规定时间T内流入的有用数据量；所述使第i处理模块的处理频率F_i＝T/(D_i+K_i)＝F是在有用信息的基础上附加填充空包数据量K_i，使得D＝D_i+K_i。

前述的数字电视信道处理系统中的全频率算法，其中所述30.24M是由硬件晶振提供。

图4是本发明全频率算法的具体处理过程框图，由图可见，由于最后一个(第n个)处理模块所处理的数据量最大，因此，整个系统的各个处理模块均采用最后第n个处理模块的处理频率进行处理，为在相同时间各个处理模块处理的数据量相同，对于不同处理模块插入不同数量的空包(比特0)。

具有有用数据量D1(步骤2中的Di)的外部数据信息输入至第一(步骤2中的第i个)处理模块，在第一处理模块的处理过程中，外部数据信息被填充K1(步骤2中的Ki)个比特零，且满足F1＝T/(D1+K1)＝F；处理后，有用信息数据量成为D2，D2＝f(D1)，即步骤3中的D_i+1＝f(D_i)；所填充的K1个比特零成为K2，K2＝f(K1)，即步骤3中的K_i+1＝f(K_i)。其中有用信息D2传送至第二个处理模块，即步骤4中的第i+1个处理模块，在第二处理模块的处理过程中，由第一处理模块送来的数据信息被填充K2(即步骤5中的K_i+1)个比特零；且F2＝T/(D2+K2)＝F；处理后，有用信息数据量成为D3，D3＝f(D2)；所填充的K2个比特零成为K3，K3＝f(K2)。其中有用信息D3传送至第三个处理模块，继续进行上述处理，直至第n个处理模块。第n个处理模块接受来自第n-1个处理模块送来的有用数据量为Dn的数据信息，经处理有用信息数据量成为D而输出，D＝f(Dn)。

可以看出本发明的全频率算法实现简易、处理精确，不管是国标规定的任何一种工作模式都用同一种频率算法处理，即都工作在30.24Mbit/s的频率下，而30.24M是由硬件晶振提供的可以保证系统精度需求。

另外，本发明的全频率算法不仅仅只适用于国标数字电视信号处理系统，对于任何通信系统的发端基带处理部分都可应用。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (5)

1.一种数字电视信道处理系统中的全频率算法，其特征在于数字电视信道处理系统中的所有处理模块，统一按其中的最高速率的处理模块的频率进行处理，插入空包使所有处理模块在相同时间内处理的信息量相同。

2.根据权利要求1所述的数字电视信道处理系统中的全频率算法，其特征在于所述处理模块插入空包的具体步骤如下：

步骤1、计算系统最快处理模块的频率F；其中F＝T/D；其中D为一帧的数据量，T为一帧的处理时间；

步骤2、将有用数据量为D_i的第i个处理模块插入空包K_i，使第i个处理模块的频率F_i＝T/(D_i+K_i)＝F；

步骤3、将第i处理模块的有用数据量D_i、填充数据量K_i的处理结果记为D_i+1＝f(D_i)、K_i+1＝f(K_i)；

步骤4、把第i处理模块处理结果D_i+1传输给下一个处理模块，即第i+1处理模块，并作为其输入的有用数据量；

步骤5、在输入至第i+1个处理模块的有用数据量D_i+1的基础上附加填充空包数据量K_i+1，使得D＝D_i+1+K_i+1，F_i+1＝T/(D_i+1+K_i+1)＝F；

步骤6、重复步骤3、4、5直到处理信息流入最后一个处理模块。

3.根据权利要求2所述的数字电视信道处理系统中的全频率算法，其特征在于步骤1中所述系统最快处理模块为最后一个处理模块，即组帧滤波处理模块，其输出频率为30.24Mbit/s。

4.根据权利要求2所述的数字电视信道处理系统中的全频率算法，其特征在于步骤2中所述有用数据量D_i是第i个处理模块在规定时间T内流入的有用数据量；所述使第i处理模块的处理频率F_i＝T/(D_i+K_i)＝F是在有用信息的基础上附加填充空包数据量K_i，使得D＝D_i+K_i。

5.根据权利要求3所述的数字电视信道处理系统中的全频率算法，其特征在于所述30.24M是由硬件晶振提供。

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