CN101931400B - 一种基站时钟锁定方法和装置 - Google Patents

Abstract

本发明公开了一种基站时钟锁定方法和装置。所述方法包括：在基站时钟的频率调节阶段，根据晶振(如OCXO等)在整个调节范围内非线性，而在较小调节范围内可认为具有线性度的特征，首先采用二项式拟合方式获得一个较小的调节范围，然后在该较小调节范围内采用一阶线性调节方式对晶振进行调节。本发明的技术方案大大提高了基站时钟频率的锁定速度。

Description

一种基站时钟锁定方法和装置

技术领域

本发明涉及移动通信技术领域，特别是涉及一种基站时钟锁定方法和装置。

背景技术

在时分复用同步码分多址(TD-S CDMA，Time DivisionSynchronous CDMA)系统中，当基站得到全球定位系统(GPS，Global Position System)锁定后的秒脉冲(1PPS，1Pulse Per Second)时钟参考时，需要快速锁定参考，并将基站本地的1PPS时钟信号与GPS的1PPS时钟信号的上升沿锁定到较小的误差范围内，同时炉温控制晶体振荡器(OCXO，Oven Controlled Crystal Oscillator)输出的时钟相位也锁定到较小的误差范围之内。

图1是现有基站中的时钟锁定部件的组成结构示意图。如图1所示，GPS模块接收GPS信号，并将GPS产生的1PPS信号送到鉴频鉴相模块。鉴频鉴相模块对OCXO输出的时钟和GPS模块输出的1PPS进行鉴频和鉴相，将相应接收发送给时钟调节模块，时钟调节模块计算出数字压控调整信号输出给数模转换器，数模转换器将数字压控调整信号转换成模拟压控调整信号后输出到OCXO的压控调整端，以调整OCXO的输出频率。

图1所示的时钟源部件的时钟调节方法分为两个部分：频率调节锁定阶段和相位调节锁定阶段。

频率调节锁定阶段：OCXO在预热阶段会逐渐靠近标称的频率，但是本地的1PPS和GPS的1PPS上升沿的相位会相差很大，因此在开始跟踪参考的阶段需要将频率误差缩减到很小的范围，即将本地1PPS和GPS的1PPS上升沿靠近到很小的范围。

锁相环(PLL)调频计算公式为：DAC＝DAC′+k×Δfreq

DAC是晶振(即OCXO)的当前调节值；

DAC′是晶振的上一次调节值；

k是晶振调节系数；

Δfreq是上120秒内的平均频率计数差。

晶振调节系数k的计算方法为：用晶振调节值R1调节晶振，在晶振稳定后，以GPS的秒脉冲信号为参考，记录120秒内的本地时钟的频率计数差COUNT1；用晶振调节值R2调节晶振，在晶振稳定后，以GPS的秒脉冲信号为参考，记录120秒内的本地时钟的频率计数差COUNT2；则k＝(R1-R2)/(COUNT1-COUNT2)。

当本地时钟的平均频率计数差为0，即本地时钟在120秒内的实际计数值和标称值之间的差为0时，进入相位调节锁定阶段。

PLL调相计算公式：DAC＝DAC′+4×Δphase

DAC是晶振(即OCXO)的当前调节值；

DAC′是晶振的上一次调节值；

Δphase是前30秒内的平均相位计数差(滑动窗口，每秒计算一次)。

当前30秒的平均相位差大于等于6个61.44M的时钟周期时重新进入频率跟踪阶段，根据前120秒的频率计数差重新跟踪GPS的参考，当前120秒的频率计数差再次为零时重新返回相位跟踪阶段，如此循环。

在GPS参考正常的情况下，使用上述的时钟锁定方法可以将本地1PPS信号上升沿与GPS的1PPS信号上升沿锁定到±6个61.44MHz时钟周期之内。

但是目前的PLL频率调节采用的是一阶线性调节，而大多数OCXO不具有较高的线性度，虽然进行多次迭代后可以锁定频率，但往往时间较长。

发明内容

本发明提供了一种基站时钟锁定方法，该方法能够较快地锁定频率。

本发明还提供了一种基站时钟锁定装置，该装置能够较快地锁定频率。

为达到上述目的，本发明的技术方案是这样实现的：

本发明公开了一种基站时钟锁定方法，在基站时钟的频率调节锁定阶段，该方法包括：

计算出二项式频差公式Δf＝a×DAC²+b×DAC+c的二项式系数a、b和c；其中，DAC是晶振调节值，Δf是CPLD模块根据GPS模块的秒脉冲信号和晶振在调节值DAC时输出的时钟信号计算得到的晶振频率计数差；

计算出二项式方程0＝a×DAC²+b×DAC+c的根 $x1=\frac{-b-\sqrt{b^2-4\×a\×c}}{2a}$ 和 $x2=\frac{-b+\sqrt{b^2-4\×a\×c}}{2a},$ 舍去其中一个不在晶振调节范围内的根，将另一个根作为估算出的晶振零频差时对应的晶振调节值DAC_X；

用晶振调节值DAC_X调节晶振，得到对应的晶振频率计数Δf_x；

如果Δf_x≥0，则在

范围内对晶振进行线性调节；

如果Δf_x＜0，则在

范围内对晶振进行线性调节；其中，DAC_F是晶振调节值的满度值。

本发明还公开了基站时钟锁定装置，该装置包括：GPS模块、CPLD模块、CPU处理模块、模数转换器和晶振；

GPS模块，用于接收GPS产生的秒脉冲信号，并将GPS的秒脉冲信号发送到CPLD模块；

CPLD模块，在基站时钟的频率调节锁定阶段，用于接收GPS模块发送的秒脉冲信号和晶振的输出的时钟信号，根据GPS模块的秒脉冲信号和晶振输出的时钟信号计算晶振的频率计数差，并输出给CPU处理模块；

CPU处理模块，在基站时钟的频率调节锁定阶段，用于计算出二项式频差公式Δf＝a×DAC²+b×DAC+c的二项式系数a、b和c；

其中，DAC是晶振调节值；Δf是CPU处理模块向数模转换器输出晶振调节值DAC时，从CPLD模块接收到的晶振频率计数差；

CPU处理模块，用于计算出二项式方程0＝a×DAC²+b×DAC+c的根 $x1=\frac{-b-\sqrt{b^2-4\×a\×c}}{2a}$ 和 $x2=\frac{-b+\sqrt{b^2-4\×a\×c}}{2a},$ 舍去其中一个不在晶振调节范围内的根，将另一个根作为估算出的晶振零频差时对应的晶振调节值DAC_X；

CPU处理模块，用于向数模转换器输出晶振调节值DAC_X，从CPLD模块接收对应的晶振频率计数Δf_x；

CPU处理模块，用于在Δf_x≥0时，在

范围内采用线性调节方式计算出晶振调节值并输出给数模转换器；在Δf_x＜0时，在

范围内采用线性调节方式计算出晶振调节值输出给数模转换器；其中，DAC_F是晶振调节值的满度值；

数模转换器，用于接收来自CPU处理模块的晶振调节值，并进行数模转换处理，用户所得到的模拟信号对晶振进行调节。

由上述可见，本发明这种首先采用二项式曲线拟合方式，计算出二项式频差公式Δf＝a×DAC²+b×DAC+c的二项式系数a、b和c，然后计算出二项式方程0＝a×DAC²+b×DAC+c的根 $x1=\frac{-b-\sqrt{b^2-4\×a\×c}}{2a}$ 和 $x2=\frac{-b+\sqrt{b^2-4\×a\×c}}{2a},$ 舍去其中一个不在晶振调节范围内的根，将另一个根作为估算出的晶振零频差时对应的晶振调节值DAC_X，用晶振调节值DAC_X调节晶振，得到对应的晶振频率计数Δf_x，如果Δf_x≥0，则在

范围内对晶振进行线性调节，如果Δf_x＜0，则在

范围内对晶振进行线性调节；其中，DAC_F是晶振调节值的满度值的技术方案，更符合晶振在整个调节范围内非线性的特性，能够更快速地锁定时钟频率。

附图说明

图1是现有基站中的时钟锁定部件的组成结构示意图；

图2是本发明实施例一种基站时钟锁定装置的组成结构示意图。

具体实施方式

本发明的核心思想是：在基站时钟的频率调节阶段，根据晶振(如OCXO等)在整个调节范围内非线性，而在较小调节范围内可认为具有线性度的特征，首先采用二项式拟合方式获得一个较小的调节范围，然后在该较小调节范围内采用一阶线性调节方式对晶振进行调节，大大提高了时钟频率的锁定速度。

为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对本发明进行详细描述。

在本发明的实施例中晶振均以OCXO为例进行说明。

在频率调节阶段，对OCXO在预热之后，OCXO在整个频率调节范围内为非线性，因此本发明中对频差进行二项式曲线拟合。

二项式频差公式：Δf＝a×DAC²+b×DAC+c

其中，DAC是晶振调节值；Δf是在该晶振调节值DAC下得到的晶振频率计数差，该频率计数差Δf可以取在一段预设长度的之间内的平均计数差；a为二阶系数，b为一阶系数，c为常数项。

计算二项式系数a、b和c的方法包括：

获取m个不同的晶振调节值(DAC₁，DAC₂，…，DAC_m)所对应晶振频率计数差(Δf₁，Δf₂，…，Δf_m)，m为大于或等于3的正整数，则带入上述的二项式频差公式可得如下的联立方程组：

$\left\{\begin{array}{c}{\mathrm{\Δf}}_1=a\×{{\mathrm{DAC}}_1}^2+b\×{\mathrm{DAC}}_1+c\\ {\mathrm{\Δf}}_2=a\×{{\mathrm{DAC}}_2}^2+b\×{\mathrm{DAC}}_2+c\\ ......\\ {\mathrm{\Δf}}_m=a\×{{\mathrm{DAC}}_m}^2+b\×{\mathrm{DAC}}_m+c\end{array}\right.$

采用最小二乘法计算出上述联立方程组中的二项式系数a、b和c，具体如下：

$\left(\begin{array}{c}{\mathrm{\Δf}}_1\\ .\\ .\\ .\\ {\mathrm{\Δf}}_m\end{array}\right)=\left(\begin{array}{ccc}{{\mathrm{DAC}}_1}^2& {\mathrm{DAC}}_1& 1\\ .& .& .\\ .& .& .\\ .& .& .\\ {{\mathrm{DAC}}_m}^2& {\mathrm{DAC}}_m& 1\end{array}\right)\left(\begin{array}{c}a\\ b\\ c\end{array}\right),$ 则 $\left(\begin{array}{c}a\\ b\\ c\end{array}\right)={\left[A^{T}A\right]}^{-1}{A}^{T}Y$

其中， $A=\left(\begin{array}{ccc}{{\mathrm{DAC}}_1}^2& {\mathrm{DAC}}_1& 1\\ .& .& .\\ .& .& .\\ .& .& .\\ {{\mathrm{DAC}}_m}^2& {\mathrm{DAC}}_m& 1\end{array}\right),$ $Y=\left(\begin{array}{c}{\mathrm{\Δf}}_1\\ .\\ .\\ .\\ {\mathrm{\Δf}}_n\end{array}\right)$

DAC₁，DAC₂，…，DAC_m可以是m个采样点对应的调节OCXO的调节值。

在本发明的一个实施例中，为了加快频率调节速度，DAC值可以取5组数据：DAC_F、

0；DAC_F是晶振调节值DAC的满度值，也就是说，晶振调节值的可调节范围为：[0，DAC_F]。

计算出a、b和c后，令Δf＝0，计算出二项式方程0＝a×DAC²+b×DAC+c的根 $x1=\frac{-b-\sqrt{b^2-4\×a\×c}}{2a}$ 和

其中的一个根不在DAC的可调节范围[0，DAC_F]内，舍去；则将另一个根作为估算出的晶振零频差时对应的晶振调节值DAC_X。

用晶振调节值DAC_X调节晶振，得到对应的晶振频率计数差Δf_x。

OCXO在较小的一段范围内可认为有一定的线性度，采用单项式迭代使频差为0。

如果Δf_x≥0，这表明实际的零频差所对应的晶振调节值小于或等于DAC_X，则本实施例中在范围内对晶振进行线性调节；

如果Δf_x＜0，这表明实际的零频差所对应的晶振调节值大于或等于DAC_X，则在

范围内对晶振进行线性调节；其中，DAC_F是晶振调节值的满度值。

对晶振进行线性调节所采用公式为：DAC＝DAC′+k×Δfreq

其中，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值，Δfreq是预设长度时间内的平均频率计数差，如前30秒的平均频率计数差，k是晶振调节系数。

晶振调节系数k的计算方法为：

用晶振调节值R1调节晶振，在晶振稳定后，记录预设时间(如30秒)内的晶振平均频率计数差COUNT1；用晶振调节值R2调节晶振，在晶振稳定后，记录预设时间(30秒)内的晶振平均频率计数差COUNT2；则k＝(R1-R2)/(COUNT1-COUNT2)。

显然，Δf_x≥0时，R1和R2分别取

和DAC_F，Δf_x＜0时，R1和R2分别取DAC_F和

即：

Δf_x≥0时， $k=k1=(\frac{{\mathrm{DAC}}_F}{4}-{\mathrm{DAC}}_X)/(f1-f2);$ 其中，f1是用晶振调节值

调节晶振后，预设时间内晶振的平均频率计数差；f2是用晶振调节值DAC_X调节晶振后，预设时间内晶振的平均频率计数差；

Δf_x＜0时， $k=k2=({\mathrm{DAC}}_X-\frac{3\×{\mathrm{DAC}}_F}{4})/(f3-f4);$ 其中，f3是用晶振调节值DAC_X调节晶振后，预设时间内晶振的平均频率计数差；f4是用晶振调节值

调节晶振后，预设时间内晶振的平均频率计数差。

这样求得的晶振系数k更为精确，同时缩小了调节范围，通过较小的迭代次数可使预设时间(如30秒)内的计数值和理论值之间的差为零，从而进入相位调节锁定阶段。

在本发明实施例中，在基站时钟的相位调节锁定阶段采用了改进的比例积分微分(PID，Proportion Integral Derivative)计算公式。

在基站的相位调节锁定阶段，采用的PLL调相计算公式为：

DAC＝DAC′+4×PID(n)

其中，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值；PID(n)是当前时刻的PID值。

PID计算公式：

$\mathrm{PID}\left(n\right)=\mathrm{Kp}\×\mathrm{\Δp}\left(n\right)+\mathrm{Ki}\×\underset{i=n-N}{\overset{n}{\mathrm{\Σ}}}\mathrm{\Δp}\left(i\right)+\mathrm{Kd}\×(\mathrm{\Δp}\left(n\right)-\mathrm{\Δp}(n-1))$

其中，Δp(n)是晶振的当前相位差；n表示当前时刻(当前采样点)，n-1表示上一时刻(上一个采样点)，以此类推；Kp是比例常数，Ki是积分常数，Kd是微分常数，PID(n)是当前时刻的PID值。

可以取指定的时间长度做积分，例如取30秒，每秒滑动输出PID值，并调节DAC值。

比例调节：系统一旦出现偏差，比例系数立即产生调节作用以减少偏差；积分调节：积分调节可使系统进入稳态后减小稳态误差；微分调节：微分调节反映系统偏差信号的变化率。根据实际测试情况，正在使用的OCXO对外界温度突然变化较为敏感，可使比例系数大些。在稳定时要求OCXO输出稳定，波动小，可使积分系数也大些。

在本发明的另一个实施例中对PID计算公式中的比例项和微分项进行调节，以消除调节变化敏感度。具体为：

微分项采用二阶差分项：Δp(n)-2×Δp(n-1)+Δp(n-2)

对比例项进行中值滤波： $\frac{\mathrm{\Δp}\left(n\right)+2\×\mathrm{\Δp}(n-1)+\mathrm{\Δp}(n-2)}{4}$

则改进后的PID计算公式为：

$\mathrm{PID}\left(n\right)=\mathrm{Kp}\×\left(\frac{\mathrm{\Δp}\left(n\right)+2\×\mathrm{\Δp}(n-1)+\mathrm{\Δp}(n-2)}{4}\right)+\underset{i=n-N}{\overset{n}{\mathrm{\Σ}}}\mathrm{\Δp}\left(i\right)+\mathrm{Kd}\×(\mathrm{\Δp}\left(n\right)-2\×\mathrm{\Δp}(n-1)+\mathrm{\Δp}(n-2))$

根据多次实验比例常数Kp较佳地取0.7，积分常数Ki较佳地取

微分常数Kd较佳地取0.15。

在本发明的较佳实施例中，为了提高精度，采用将OCXO的输出时钟进行倍频处理后再与GPS的1PPS信号进行鉴频鉴相，即上述的频率计数差和相位差均指：在GPS的1PPS参考下，经过倍频后的时钟信号的频率计数差和相位差。

例如，在OCXO的标称频率为10MHz，进行倍频处理后得到61.44MHz的时钟信号。在GPS参考正常的情况下，使用上述的相位锁定方法可以将本地1PPS信号上升沿与GPS的1PPS信号上升沿锁定到±4个61.44M的时钟周期之内。当前PID值大于4个61.44MHz的时钟周期时重新进入频率跟踪锁定阶段。根据前预设长度时间内的频率计数差重新跟踪GPS的参考，当前预设长度时间内的频率计数差为零时重新返回相位跟踪阶段，如此循环。

基于上述实施例给出本发明中的一种基站时钟锁定装置的组成结构。

图2是本发明实施例一种基站时钟锁定装置的组成结构示意图。如图2所示，该装置包括：GPS模块201、CPLD模块202、CPU处理模块203、模数转换器204和晶振205；这里的晶振205可以是OCXO。

GPS模块201，用于接收GPS产生的秒脉冲信号，并将GPS的秒脉冲信号发送到CPLD模块202；

CPLD模块202，在基站时钟的频率调节锁定阶段，用于接收GPS模块201发送的秒脉冲信号和晶振205输出的时钟信号，根据GPS模块201的秒脉冲信号和晶振205输出的时钟信号计算晶振的频率计数差，并输出给CPU处理模块202；

CPU处理模块202，在基站时钟的频率调节锁定阶段，用于计算出二项式频差公式Δf＝a×DAC²+b×DAC+c的二项式系数a、b和c；

其中，DAC是晶振调节值；Δf是CPU处理模块203向数模转换器204输出晶振调节值DAC时，从CPLD模块202接收到的晶振频率计数差；

CPU处理模块203，用于计算出二项式方程0＝a×DAC²+b×DAC+c的根 $x1=\frac{-b-\sqrt{b^2-4\×a\×c}}{2a}$ 和 $x2=\frac{-b+\sqrt{b^2-4\×a\×c}}{2a},$ 舍去其中一个不在晶振调节范围内的根，将另一个根作为估算出的晶振零频差时对应的晶振调节值DAC_X；

CPU处理模块203，用于向数模转换器204输出晶振调节值DAC_X，从CPLD模块202接收对应的晶振频率计数差Δf_x；

CPU处理模块203，用于在Δf_x≥0时，在

范围内采用线性调节方式计算出晶振调节值并输出给数模转换器204；在Δf_x＜0时，在

范围内采用线性调节方式计算出晶振调节值输出给数模转换器204；其中，DAC_F是晶振调节值的满度值；

数模转换器204，用于接收来自CPU处理模块的晶振调节值，并进行数模转换处理，用所得到的模拟信号对晶振205进行调节。

在图2所示的装置中，所述CPU处理模块203，用于获取m个不同的晶振调节值(DAC₁，DAC₂，…，DAC_m)所对应的晶振频率计数差(Δf₁，Δf₂，…，Δf_m)，m为大于或等于3的正整数，得到如下的联立方程组：

$\left\{\begin{array}{c}{\mathrm{\Δf}}_1=a\×{{\mathrm{DAC}}_1}^2+b\×{\mathrm{DAC}}_1+c\\ {\mathrm{\Δf}}_2=a\×{{\mathrm{DAC}}_2}^2+b\×{\mathrm{DAC}}_2+c\\ ......\\ {\mathrm{\Δf}}_m=a\×{{\mathrm{DAC}}_m}^2+b\×{\mathrm{DAC}}_m+c\end{array}\right.$

CPU处理模块203采用最小二乘法计算出上述联立方程组中的二项式系数a、b和c。

如图2所示的装置中，CPU处理模块203，在Δf_x≥0时，用于在范围内采用公式DAC＝DAC′+k1×Δfreq计算晶振调节值，其中，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值，k1是晶振调节系数，且 $k1=(\frac{{\mathrm{DAC}}_F}{4}-{\mathrm{DAC}}_X)/(f1-f2);$ f1是用晶振调节值

调节晶振后，预设时间内的晶振的平均频率计数差；f2是用晶振调节值DAC_X调节晶振后，预设时间内的晶振的平均频率计数差；

CPU处理模块203，在Δf_x＜0时，用于在

范围内采用线性调频计算公式DAC＝DAC′+k2×Δfreq计算晶振调节值，其中，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值，Δfreq是预设长度时间内的平均频率计数差，k2是晶振调节系数，且 $k2=({\mathrm{DAC}}_X-\frac{3\×{\mathrm{DAC}}_F}{4})/(f3-f4);$ f3是用晶振调节值DAC_X调节晶振后，预设时间内的晶振的平均频率计数差；f4是用晶振调节值

调节晶振后，预设时间内的晶振的平均频率计数差。

在图2所示的装置中，CPLD模块202，在基站时钟的相位调节锁定阶段，用于根据GPS模块的秒脉冲信号和晶振输出的时钟信号计算出晶振的相位差，并输出给CPU处理模块203；

CPU处理模块203，在基站时钟的相位调节锁定阶段，用于采用调相计算公式DAC＝DAC′+4×PID(n)计算晶振调节值，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值；

$\mathrm{PID}\left(n\right)=\mathrm{Kp}\×\mathrm{\Δp}\left(n\right)+\mathrm{Ki}\×\underset{i=n-N}{\overset{n}{\mathrm{\Σ}}}\mathrm{\Δp}\left(i\right)+\mathrm{Kd}\×(\mathrm{\Δp}\left(n\right)-\mathrm{\Δp}(n-1))$

或，

$\mathrm{PID}\left(n\right)=\mathrm{Kp}\×\left(\frac{\mathrm{\Δp}\left(n\right)+2\×\mathrm{\Δp}(n-1)+\mathrm{\Δp}(n-2)}{4}\right)+\underset{i=n-N}{\overset{n}{\mathrm{\Σ}}}\mathrm{\Δp}\left(i\right)+\mathrm{Kd}\×(\mathrm{\Δp}\left(n\right)-2\×\mathrm{\Δp}(n-1)+\mathrm{\Δp}(n-2))$

其中，Δp(n)是晶振的当前相位差，n表示当前时刻，Kp是比例常数，Ki是积分常数，Kd是微分常数。

在一个较佳实施例中，如2所示的装置进一步包括：倍频模块206。此时，晶振205的输出不直接输出给CPLD模块202，而是经过倍频模块206进行倍频处理后再输出给CPLD模块202。

参见图2，倍频模块206，用于接收晶振205输出的时钟信号进行倍频处理后再输出给CPLD模块202；

CPLD模块202，用于根据GPS模块201的秒脉冲信号和倍频模块206输出的时钟信号，计算倍频信号的频率计数差和相位差输出给CPU处理模块203。

参见图2，在本发明的一个实施例中，晶振205的标称频率为10MHz，倍频模块206输出的时钟频率为61.44MHz。

综上所述，本发明这种首先采用二项式曲线拟合方式，计算出二项式频差公式Δf＝a×DAC²+b×DAC+c的二项式系数a、b和c，然后计算出二项式方程0＝a×DAC²+b×DAC+c的根 $x1=\frac{-b-\sqrt{b^2-4\×a\×c}}{2a}$ 和 $x2=\frac{-b+\sqrt{b^2-4\×a\×c}}{2a},$ 舍去其中一个不在晶振调节范围内的根，将另一个根作为估算出的晶振零频差时对应的晶振调节值DAC_X，用晶振调节值DAC_X调节晶振，得到对应的晶振频率计数Δf_x，如果Δf_x≥0，则在

范围内对晶振进行线性调节，如果Δf_x＜0，则在

范围内对晶振进行线性调节；其中，DAC_F是晶振调节值的满度值的技术方案，更符合晶振在整个调节范围内非线性的特性，能够更快速地锁定时钟频率。此外，在相位锁定阶段，采用改进的PID跟踪的方式，进一步提高了进一步缩小了本地时钟与GPS时钟的相位差。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种基站时钟锁定方法，其特征在于，在基站时钟的频率调节锁定阶段，该方法包括：

计算出二项式频差公式Δf＝a×DAC²+b×DAC+c的二项式系数a、b和c；其中，DAC是晶振调节值，Δf是CPLD模块根据GPS模块的秒脉冲信号和晶振在调节值DAC时输出的时钟信号计算得到的晶振频率计数差；

计算出二项式方程0＝a×DAC²+b×DAC+c的根 

和

舍去其中一个不在晶振调节范围内的根，将另一个根作为估算出的晶振零频差时对应的晶振调节值DAC_X；

用晶振调节值DAC_X调节晶振，得到对应的晶振频率计数差Δf_x；

如果Δf_x≥0，则在 

范围内对晶振进行线性调节；

如果Δf_x＜0，则在 

范围内对晶振进行线性调节；其中，DAC_F是晶振调节值的满度值。

2.根据权利要求1所述的方法，其特征在于，所述计算出二项式频差公式Δf＝a×DAC²+b×DAC+c的二项式系数a、b和c包括：

获取m个不同的晶振调节值(DAC₁，DAC₂，…，DAC_m)所对应的晶振频率计数差(Δf₁，Δf₂，…，Δf_m)，m为大于或等于3的正整数，则带入二项式频差公式可得如下的联立方程组：

采用最小二乘法计算出上述联立方程组中的二项式系数a、b和c。

3.根据权利要求1所述的方法，其特征在于， 

如果Δf_x≥0，则在 

范围内对晶振进行线性调节包括：采用公式DAC＝DAC′+k1×Δfreq计算晶振调节值，其中，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值，Δfreq是预设长度时间内的平均频率计数差，k1是晶振调节系数；

其中，

f1是用晶振调节值 

调节晶振后，预设时间内的晶振的平均频率计数差；f2是用晶振调节值DAC_X调节晶振后，预设时间内的晶振的平均频率计数差；

如果Δf_x＜0，则在 

范围内对晶振进行线性调节包括：采用线性调频计算公式DAC＝DAC′+k2×Δfreq计算晶振调节值，其中，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值，Δfreq是预设长度时间内的平均频率计数差，k2是晶振调节系数；

其中，

f3是用晶振调节值DAC_X调节晶振后，预设时间内的晶振的平均频率计数差；f4是用晶振调节值 

调节晶振后，预设时间内的晶振的平均频率计数差。

4.根据权利要求1至3中任一项所述的方法，其特征在于，进一步在基站时钟的相位调节锁定阶段，该方法包括：

采用调相计算公式DAC＝DAC′+4×PID(n)计算晶振调节值，其中，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值； 

或，

其中，Δp(n)是晶振的当前相位差，Kp是比例常数，Ki是积分常数，Kd是微分常数。

5.根据权利要求4所述的方法，其特征在于，

比例常数Kp取0.7，积分常数Ki取 

微分常数Kd取0.15。

6.一种基站时钟锁定装置，其特征在于，该装置包括：GPS模块、CPLD模块、CPU处理模块、模数转换器和晶振；

GPS模块，用于接收GPS产生的秒脉冲信号，并将GPS的秒脉冲信号发送到CPLD模块；

CPLD模块，在基站时钟的频率调节锁定阶段，用于接收GPS模块发送的秒脉冲信号和晶振输出的时钟信号，根据GPS模块的秒脉冲信号和晶振输出的时钟信号计算晶振的频率计数差，并输出给CPU处理模块；

CPU处理模块，在基站时钟的频率调节锁定阶段，用于计算出二项式频差公式Δf＝a×DAC²+b×DAC+c的二项式系数a、b和c；

其中，DAC是晶振调节值；Δf是CPU处理模块向数模转换器输出晶振调节值DAC时，从CPLD模块接收到的晶振频率计数差；

CPU处理模块，用于计算出二项式方程0＝a×DAC²+b×DAC+c的根

和舍去其中一个不在晶振调节范围内的根，将另一个根作为估算出的晶振零频差时对应的晶振调节值DAC_X；

CPU处理模块，用于向数模转换器输出晶振调节值DAC_X，从CPLD模块接收对应的晶振频率计数差Δf_x； 

CPU处理模块，用于在Δf_x≥0时，在 

范围内采用线性调节方式计算出晶振调节值并输出给数模转换器；在Δf_x＜0时，在 

范围内采用线性调节方式计算出晶振调节值输出给数模转换器；其中，DAC_F是晶振调节值的满度值；

数模转换器，用于接收来自CPU处理模块的晶振调节值，并进行数模转换处理，用所得到的模拟信号对晶振进行调节。

7.根据权利要求6所述的装置，其特征在于

所述CPU处理模块，用于获取m个不同的晶振调节值(DAC₁，DAC₂，…，DAC_m)所对应的晶振频率计数差(Δf₁，Δf₂，…，Δf_m)，m为大于或等于3的正整数，得到如下的联立方程组：

CPU处理模块采用最小二乘法计算出上述联立方程组中的二项式系数a、b和c。

8.根据权利要求6所述的装置，其特征在于，

CPU处理模块，在Δf_x≥0时，用于在 

范围内采用公式DAC＝DAC′+k1×Δfreq计算晶振调节值，其中，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值，Δfreq是预设长度时间内的平均频率计数差，k1是晶振调节系数，且 

f1是用晶振调节值 

调节晶振后，预设时间内的晶振的平均频率计数差；f2是用晶振调节值DAC_X调节晶振后，预设时间内的晶振的平均频率计数差； 

CPU处理模块，在Δf_x＜0时，用于在 范围内采用线性调频计算公式DAC＝DAC′+k2×Δfreq计算晶振调节值，其中，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值，Δfreq是预设长度时间内的平均频率计数差，k2是晶振调节系数，且 

f3是用晶振调节值DAC_X调节晶振后，预设时间内的晶振的平均频率计数差；f4是用晶振调节值 

调节晶振后，预设时间内的晶振的平均频率计数差。

9.根据权利要求6至8中任一项所述的装置，其特征在于，

CPLD模块，在基站时钟的相位调节锁定阶段，用于根据GPS模块的秒脉冲信号和晶振输出的时钟信号计算出晶振的相位差，并输出给CPU处理模块；

CPU处理模块，在基站时钟的相位调节锁定阶段，用于采用调相计算公式DAC＝DAC′+4×PID(n)计算晶振调节值，DAC是晶振的当前调节值，DAC′是晶振的上一次调节值；

或，

其中，Δp(n)是晶振的当前相位差，n表示当前时刻，Kp是比例常数，Ki是积分常数，Kd是微分常数。

10.根据权利要求9所述的装置，其特征在于，该装置进一步包括倍频模块，用于接收晶振输出的时钟信号进行倍频处理后再输出给CPLD模块； 

CPLD模块，用于根据GPS模块的秒脉冲信号和倍频模块输出的时钟信号，计算频率计数差和相位差输出给CPU处理模块。