CN101904101B - 编码器、解码器、编码方法和解码方法 - Google Patents

编码器、解码器、编码方法和解码方法 Download PDF

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Abstract

公开了以简单的结构提供LDPC-CC编码的终止序列，并削减发送到传输路径的终止序列的量的编码器。LDPC-CC编码器(200)通过连接第一编码器(230)与第二编码器(240)进行编码，从而进行LDPC-CC编码，所述第一编码器(230)基于提取出校验矩阵(100)中的与信息比特对应的列所得的信息部分校验矩阵(110)进行编码，所述第二编码器(240)基于提取出校验矩阵(100)中的与奇偶校验位对应的列所获得的奇偶部分校验矩阵(120)进行编码。终止序列生成单元(210)生成由与第一编码器(230)的存储长度相同数的比特组成的终止序列，并将其作为输入序列提供。

Description

编码器、解码器、编码方法和解码方法
技术领域
本发明涉及利用低密度奇偶校验卷积码(LDPC-CC：Low-Density Parity-Check Convolutional Code)进行纠错编码/解码的编码器、解码器、编码方法和解码方法。 
背景技术
近年来，作为以可实现的电路规模发挥较高的纠错能力的纠错码，低密度奇偶校验(LDPC：Low-Density Parity-Check)码备受瞩目。由于其纠错能力强以及安装的简便性，在IEEE802.11n的高速无线LAN(Local Area Network，局域网)系统或数字播放系统等的纠错编码方式中采用了LDPC码。 
LDPC码为以低密度的(矩阵中包含的1的元素数远少于0的元素数)奇偶校验矩阵H定义的纠错码。LDPC码为具有与校验矩阵H的列数N相等的块长度的块码(block code)。 
但是，当前的许多通信系统具有以下特征，即如以太网(Ethernet)(注册商标)那样，基于可变长度的分组或帧进行通信。在将块码即LDPC码适用于这样的系统时，例如产生以下问题，即如何使固定长度的LDPC码的块(block)对应于可变长度的以太网(注册商标)的帧。在采用了LDPC码的无线LAN的标准即IEEE802.11n中，将填充(padding)或删截(puncture)等适用于发送信息序列，调节发送信息序列的长度和LDPC码的块长度。但是，存在以下问题，即因填充和删截而产生编码率的变化或者需要发送冗余的序列。 
对于这样的块码的LDPC码(以下，记为“LDPC-BC：Low-Density Parity-Check Block Code”)，正在研究能够对任意长度的信息序列进行编码和解码的低密度奇偶校验卷积码(LDPC-CC：Low-Density Parity-Check Convolutional Code)(参照非专利文献1)。 
LDPC-CC是以低密度的奇偶校验矩阵定义的卷积码。图1表示一例编码率R＝1/2(＝b/c)的LDPC-CC的奇偶校验矩阵H[0、n] T。 
在LDPC-CC中，校验矩阵H[0、n] T的元素h1 (m)(t)和h2 (m)(t)取0或1。另外， 校验矩阵H[0、n]T中包含的h1 (m)(t)和h2 (m)(t)以外的元素都是0。在该图中，M表示LDPC-CC中的存储长度，n表示发送信息序列的长度。如图1所示，LDPC-CC的校验矩阵具有以下特征，即仅在矩阵的对角项和其附近的元素设置“1”，矩阵的左下和右上的元素为0，其是平行四边形的矩阵。 
这里，若表示编码率R＝1/2(＝b/c)的例子，则在h1 (0)(t)和h2 (0)(t)＝1时，根据图1的校验矩阵H[0、n] T，通过式(1)和式(2)进行LDPC-CC的编码。 
v1，t＝ut                  …(1) 
v 2 , t = Σ i = 0 M h 1 ( i ) ( t ) u t - i + Σ i = 1 M h 2 ( i ) ( t ) v 2 , t - i · · · ( 2 )
另外，ut表示发送信息序列，v1，t和v2，t表示发送码字序列。 
图2表示进行式(1)和式(2)的LDPC-CC的编码器的结构例。如图2所示，LDPC-CC编码器10所采用的结构包括：移位寄存器11-1～11-M和移位寄存器14-1～14-M、加权乘法器12-0～12-M和加权乘法器13-0～13-M、加权控制单元16、以及mod2加法器15。 
移位寄存器11-1～11-M和移位寄存器14-1～14-M分别为保持v1，t-i和v2，t-i(i＝0，…，M)的寄存器，在下一个输入来的定时，将保持的值输出到右边相邻的移位寄存器，并新保持从左边相邻的移位寄存器输出的值。 
加权乘法器12-0～12-M和加权乘法器13-0～13-M根据从加权控制单元16输出的控制信号，将h1 (m)和h2 (m)的值切换为0/1。加权控制单元16基于在内部所保持的校验矩阵，将该定时的h1 (m)和h2 (m)的值输出到加权乘法器12-0～12-M和加权乘法器13-0～13-M。 
mod2加法器15对加权乘法器12-0～12-M和加权乘法器13-0～13-M的输出进行mod2加法运算，计算v2，t。 
通过采用这样的结构，LDPC-CC编码器10能够进行基于校验矩阵的LDPC-CC编码。 
LDPC-CC编码器具有以下特征，即与进行生成矩阵的乘法运算的编码器的电路或进行基于后向代入法或正向代入法的运算的LDPC-BC编码器相比，能够以非常简单的电路来实现。另外，由于LDPC-CC是卷积码，所以能够对任意长度的信息序列进行编码，而不需要将发送信息序列划分为固定长度的块来进行编码。 
与LDPC-BC同样地，能够将基于校验矩阵H的Sum-Product(和积)算法 适用于LDPC-CC解码。因此，不需要使用维特比算法那样的、基于最大似然序列估计的解码算法，能够通过低处理延迟时间来完成解码处理。另外，在非专利文献1中，提出了活用在平行四边形的情形设置“1”的校验矩阵的情形的解码算法(参照专利文献1)。 
表示了在同等的参数即解码器的电路规模同等的情况下，比较LDPC-CC和LDPC-BC的解码特性时，LDPC-CC的解码特性较佳(参照非专利文献1)。 
在LDPC-CC中，以任意长度n结束了编码时，在接收端的解码器中对接收码字序列进行解码时，为了使sum-product解码中的后部的c×M比特的随机传播与其他比特同等，需要对n以后的发送信息序列进行编码所得的码字和编码结束时的移位寄存器的状态。 
但是，仅对发送信息序列单纯地进行了编码，由于编码结束时的编码器的移位寄存器的状态取决于发送信息序列，所以在接收端进行解码时难以唯一地决定其状态。 
在这样的情况下，若在接收端基于接收码字进行解码处理，则产生以下现象，即解码后所得的接收信息序列的靠近末端的一方，尤其是后部c×M比特中差错增加。 
为了避免这样的差错，需要对发送信息序列进行唯一地决定编码的结束状态的终止处理(termination)。 
在遵循IEEE802.11a的卷积码中，通过将被称为尾部比特(tail bit)的、与编码器的移位寄存器相同数(六个)的“0”比特附加到发送信息序列的后部并进行编码，进行终止处理。由此，能够在尾部比特输入结束时，使编码器的移位寄存器的状态为全零。另外，在接收端进行解码处理时需要在输入尾部比特时被输出的码字，所以其与发送码字一起被发送到接收端。 
在LDPC-CC的情况下，如式(2)所示，为了求码字v2，t，需要以往的M时刻的码字v2，t-i，所以LDPC-CC编码器中包括保持以往的M时刻的码字v2，t-i的移位寄存器。通过使发送信息序列的末端为长度M的全零的序列(终止)，能够使保持发送信息序列的寄存器为全零状态，但存在以下问题，即仅进行该终止处理，却难以使保持码字v2，t-i的移位寄存器为全零状态。 
在非专利文献2中，提出了通过将不是全零的终止序列附加到发送信息序列的后部之后进行编码，使编码结束时的移位寄存器的状态为全零的终止处理。 
在非专利文献2所提出的终止处理中，如式(3)那样地定义发送码字序列。式(3)为编码率R＝1/2时的例子。在式(3)中，v1×2n为对长度n的信息序列进行卷积编码所得的长度2n的码字序列，x1×2L为对长度L的终止序列进行编码所得的终止码字序列，01×2M为长度2M的0序列。 
[v1×2n，x1×2L，01×2M]H′2(n+L+M)×(n+L+M)＝01×(n+L+M)…(3) 
这里，终止序列x1×2L通过式(4)和式(5)来决定。 
[ v 1 × 2 n , x 1 × 2 L , 0 1 × 2 M ] A 2 n × n B 2 n × ( L + M ) 0 2 L × n D 2 L ∝ ( L + M ) 0 2 M × n F 2 M × ( L + M ) = 0 1 × ( n + L + M ) · · · ( 4 )
x1×2LD2L×(L+M)＝v1×2nB2n×(L+M)＝β         …(5) 
通过LDPC-CC编码器对附加了这样的终止序列的发送码字序列进行编码，能够使移位寄存器的状态为全零状态。发送端的通信装置将这样进行了终止处理所得的发送码字发送到接收装置，由此接收端的解码器能够唯一地决定编码结束时的移位寄存器的状态，以期望的性能进行纠错解码。 
图3表示附加了生成由式(5)表示的、终止序列x1×2L的终止序列生成单元的LDPC-CC编码器的结构。图3所示的LDPC-CC编码器20所采用的结构为，不仅包括LDPC-CC编码器10的结构要素，还包括终止序列生成单元17、校验矩阵存储单元18、以及切换器19。 
校验矩阵存储单元18存储LDPC-CC的校验矩阵。 
终止序列生成单元17通过使用校验矩阵存储单元18所存储的校验矩阵以及v1，t和v2，t，根据式(5)生成终止序列x1×2L，并将所得的终止序列x1×2L输出到切换器19。 
切换器19基于终止处理控制信号，将输出到移位寄存器11-1的序列切换为发送信息序列或终止序列中的任一方。具体而言，在终止处理控制信号表示发送信息序列的编码时，切换器19将发送信息序列输出到移位寄存器11-1，而在终止处理控制信号表示终止处理时，切换器19将终止序列输出到移位寄存器11-1。 
图4表示LDPC-CC编码器20的输入序列和输出序列。图4A表示输入到LDPC-CC编码器20的输入序列，图4B表示从LDPC-CC编码器20输出 的输出序列。另外，在图4中，时间序列沿着各个序列的从右至左的方向。 
LDPC-CC编码器20的输入序列包括：由n比特构成的信息序列、由0至M比特构成的填充序列、以及由(M+1)比特构成的终止序列。 
这里，信息序列的长度n为任意的长度，所以根据n的值，在信息序列的编码结束时，从加权控制单元16输出到加权乘法器12-0～12-M和加权乘法器13-0～13-M的加权图案(pattern)不同。这是表示式(5)中的D2L×(L+M)根据n而不同。其结果，产生D2L×(L+M)为满秩(full rank)的情况和不满秩的情况。因此，根据信息序列的比特数n，求终止序列时的D2L×(L+M)会改变。因此，为了使进行终止处理时的D2L×(L+M)都相同而不取决于信息序列的比特数n，将K(K＝0～M)比特的填充序列插入到信息序列之后。另外，填充序列只要是在编码侧和解码侧之间已知的序列即可，其可以为任何序列。例如，能够使用全零的序列。 
填充序列和终止序列是终止处理所需的序列，除了填充和终止处理的目的以外，不包含任何信息，所以成为信息传输时的开销(overhead)。 
在LDPC-CC编码器20的输出序列中，除了包括对信息序列进行编码所得的码字序列，还包括对填充序列和终止序列进行编码所得的码字序列。其结果，信息传输时的开销为(K+M+1)×c比特。这里，K表示填充序列的长度，c表示LDPC-CC码的编码率R＝b/c的分母。 
专利文献1：美国专利申请第60/682,178号说明书 
非专利文献1：Alberto Jimenez Felstorom，and Kamil Sh.Zigangirov，“Time-Varying Periodic Convolutional Codes With Low-Density Parity-Check Matrix，”IEEE Transactions on Information Theory，Vol.45，No.6，pp2181-2191，September 1999. 
非专利文献2：Zhengang Chen，Stephen Bates，and Ziaodai Dong，“Low-Density Parity-Check Convolutional Codes Applied to Packet Based Communication Systems，”Proceeding of IEEE Globecom 2005，pp1250-1254. 
非专利文献3：Stephen Bates，Duncan G.Elliott，Ramkrishna Swamy，“Termination Sequence Generation Circuits for Low-Density Parity-Check Convolutional Codes，”IEEE Transactions on Circuits and Systems-1：Regular Papers，Vol.53，No.9，September 2006. 
非专利文献4：R.D.Gallager，“Low-Density Parity-Check Codes，” Cambridge，MA：MIT Press，1963. 
非专利文献5：M.P.C，Fossorier，M.Mihaljevic，and H.Imai，“Reduced complexity iterative decoding of low density parity check codes based on belief propagation，”IEEE Trans.Commun.，vol.47.，no.5，pp.673-680，May 1999. 
非专利文献6：J.Chen，A.Dholakia，E.Eleftheriou，M.P.C.Fossorier，and X.-Yu Hu，“Reduced-complexity decoding of LDPC codes，”IEEE Trans.Commun.，vol.53.，no.8，pp.1288-1299，Aug.2005. 
非专利文献7：小川裕一，“タ一ボ符号のsum-product復号，”长冈技术科学大学硕士论文，2007. 
非专利文献8：S.Lin，D.J.Jr.，Costello，“Error control coding：Fundamentals and applications，”Prentice-Hall. 
非专利文献9：R.M.Tanner，D.Sridhara，A.Sridharan，T.E.Fuja，and D.J.Costello Jr.，“LDPC block and convolutional codes based on circulant matrices，”IEEE Trans.Inform.Theory，vol.50，no.12，pp.2966-2984，Dec.2004. 
非专利文献10：G.Richter，M.Kaupper，and K.Sh.Zigangirov，“Irregular low-density parity-Check convolutional codes based on protographs，”Proceeding of IEEE ISIT 2006，pp1633-1637. 
发明内容
发明需要解决的问题 
然而，在上述现有的结构中，存在以下的问题，即LDPC-CC编码器需要用于生成终止序列x1×2L的结构，所以编码器的电路规模增大。作为一例，在非专利文献3中，记载了若对LDPC-CC编码器附加终止序列生成电路，则电路规模为LDPC-CC编码器的约7倍。 
另外，在上述现有的结构中，需要(K+M+1)×c比特的序列作为发送的终止序列长度，输出冗余的信号序列所造成的开销量的增加和传输效率的劣化成为问题。例如，在使用存储长度M＝200的LDPC-CC发送8000比特的发送信息序列时，为了进行终止处理，需要发送400比特以上、即需要发送信息序列的5％以上的冗余比特。 
本发明的目的在于，提供能够以简单的结构提供LDPC-CC编码的终止序列，削减发送到传输路径的终止序列的量的编码器、解码器、编码方法和 解码方法。 
解决问题的方案 
本发明的编码器的一个形态所采用的结构包括：编码单元，用于使用移位寄存器以及乘法器对信息序列和(M×b)比特以下的终止序列，根据低密度奇偶校验卷积码(LDPC-CC：Low-Density Parity-Check Convolutional Code)的校验矩阵，进行编码率R＝b/c、存储长度M的卷积编码，并且输出对所述信息序列进行编码所得的信息代码序列和对所述(M×b)比特以下的终止序列进行编码所得的终止代码序列，所述终止代码序列使用(M1×b)比特的所述终止序列、从所述信息序列的后部起最多所述(M1×b)比特、以及从所述信息代码序列的后部起最多M2×(c-b)比特生成，所述(M1×b)为在所提取的与所述校验矩阵中的信息比特对应的列的部分矩阵的各行中，最左侧存在1的列的索引与最右侧存在1的列的索引之差的最大值，所述M2×(c-b)为在所提取的与所述校验矩阵中的奇偶校验位对应的列的部分矩阵的各行中，最左侧存在1的列的索引与最右侧存在1的列的索引之差的最大值；连接单元，输出对所述信息序列、所述信息代码序列以及所述终止代码序列进行了连接的码字。 
本发明的编码器的一个形态为，根据低密度奇偶校验卷积码(LDPC-CC：Low-Density Parity-Check Convolutional Code)的校验矩阵，进行编码率R-b/c、存储长度M的卷积编码，所述编码器包括：第一编码器，基于所提取的与所述校验矩阵中的信息比特对应的列的信息部分矩阵，对输入序列进行编码，由此生成第一码字序列；第二编码器，基于所提取的与所述校验矩阵中的奇偶校验位对应的列的奇偶校验部分矩阵，对所述第一码字序列进行编码，由此生成第二码字序列；以及终止序列提供单元，提供与所述第一编码器的存储长度的b倍的数相同数的比特的终止序列作为所述输入序列。 
本发明的解码方法的一个形态所采用的结构为，根据低密度奇偶校验卷积码(LDPC-CC：Low-Density Parity-Check Convolutional Code)的校验矩阵，进行编码率R＝b/c、存储长度M的卷积解码的步骤；将从通信路径获得的信息序列、终止序列、对所述信息序列进行编码所得的信息代码序列、以及对所述终止序列进行编码所得的终止代码序列的各自的估计值作为输入序列，并对所述输入序列进行BP(Belief Propagation，置信传播)解码，输出通过BP解码获得的估计信息序列的步骤；使用校验矩阵进行解码的步骤，所述校验矩阵是在与从接收代码序列的最后的比特至第M2×(c-b)的比特为止对应的 列的右侧，分别被插入了一个列的矩阵，所述接收代码序列由所述信息代码序列和所述终止代码序列的双方的估计值构成，所述被插入了的列为，在与位于所述被插入了的列的左侧的列的最下面的1同一行中存在1，除此以外的行都是0，作为所述被插入了的列的通信路径值，使用所述被插入了的列的左侧的列的通信路径值。 
本发明的编码方法的一个形态为，根据低密度奇偶校验卷积码(LDPC-CC：Low-Density Parity-Check Convolutional Code)的校验矩阵，进行编码率R＝b/c、存储长度M的卷积编码，将信息序列和(M×b)比特以下的终止序列作为输入序列，并基于所述校验矩阵，对所述输入序列进行编码；以及输出对所述信息序列进行编码所得的信息代码序列、以及对所述终止序列进行编码所得的终止代码序列。所述终止代码序列使用(M1×b)比特的所述终止序列、从所述信息序列的后部起最多所述(M1×b)比特、以及从所述信息代码序列的后部起最多M2×(c-b)比特生成，所述(M1×b)为在所提取的与所述校验矩阵中的信息比特对应的列的部分矩阵的各行中，最左侧存在1的列的索引与最右侧存在1的列的索引之差的最大值，所述M2×(c-b)为在所提取的与所述校验矩阵中的奇偶校验位对应的列的部分矩阵的各行中，最左侧存在1的列的索引与最右侧存在1的列的索引之差的最大值。 
本发明的解码方法的一个形态为，根据低密度奇偶校验卷积码(LDPC-CC：Low-Density Parity-Check Convolutional Code)的校验矩阵，进行编码率R＝b/c、存储长度M的卷积解码，所述解码方法包括以下步骤：将从编码侧输出的信息序列、终止序列、对所述信息序列进行编码所得的信息代码序列、以及对所述终止序列进行编码所得的终止代码序列的各自的估计值作为输入序列，并对所述输入序列进行BP(Belief Propagation，置信传播)解码；以及输出通过BP解码获得的估计信息序列。 
发明的效果 
根据本发明，能够以简单的结构提供LDPC-CC编码的终止序列，削减发送到传输路径的终止序列的量。 
附图说明
图1是表示一例现有的LDPC-CC校验矩阵的图。 
图2是表示现有的LDPC-CC编码器的结构例的方框图。 
图3是表示现有的附加了终止序列生成单元的LDPC-CC编码器的结构例的方框图。 
图4是表示现有的LDPC-CC编码器的输入序列和输出序列的图。 
图5是表示本实施方式1的一例LDPC-CC校验矩阵的图。 
图6是表示实施方式1的信息部分校验矩阵的图。 
图7是表示实施方式1的奇偶部分校验矩阵的图。 
图8是表示实施方式1的LDPC-CC编码器的结构的方框图。 
图9是表示实施方式1的第一编码器的内部结构的方框图。 
图10是表示实施方式1的加权控制单元所保持的加权图案的图。 
图11是表示实施方式1的第二编码器的内部结构的方框图。 
图12是表示实施方式1的LDPC-CC编码器的输入序列和输出序列的图。 
图13是表示实施方式1的LDPC-CC编码器的另一个结构的方框图。 
图14是表示实施方式1的LDPC-CC编码器的输入序列和输出序列的图。 
图15是表示实施方式1的LDPC-CC编码器的另一个结构的方框图。 
图16是表示实施方式1的另一例LDPC-CC校验矩阵的图。 
图17是表示实施方式1的另一例奇偶部分校验矩阵的图。 
图18是表示实施方式1的第二编码器的另一个内部结构的方框图。 
图19是表示实施方式1的时变的奇偶部分校验矩阵的图。 
图20是表示实施方式1的第二编码器的另一个内部结构的方框图。 
图21是表示实施方式1的第一编码器的另一个内部结构的方框图。 
图22是表示本实施方式2的一例LDPC-CC校验矩阵的图。 
图23是表示实施方式2的信息部分校验矩阵的图。 
图24是表示实施方式2的奇偶部分校验矩阵的图。 
图25是表示实施方式2的LDPC-CC编码器的结构的方框图。 
图26是表示实施方式2的第一编码器的内部结构的方框图。 
图27是表示实施方式2的第二编码器的内部结构的方框图。 
图28是表示实施方式2的第一编码器的另一个内部结构的方框图。 
图29是表示本实施方式3的一例LDPC-CC校验矩阵的图。 
图30是表示实施方式3的信息部分校验矩阵的图。 
图31是表示实施方式3的奇偶部分校验矩阵的图。 
图32是表示实施方式3的LDPC-CC编码器的结构的方框图。 
图33是表示实施方式3的第一编码器的内部结构的方框图。 
图34是表示实施方式3的第二编码器的内部结构的方框图。 
图35是表示实施方式3的LDPC-CC编码器的输入序列和输出序列的图。 
图36是表示实施方式3的另一例奇偶部分校验矩阵的图。 
图37是表示实施方式3的LDPC-CC编码器的另一个结构的方框图。 
图38是表示实施方式3的第二编码器的另一个内部结构的方框图。 
图39是表示本实施方式4的LDPC-CC编码器的结构的方框图。 
图40是表示实施方式4的LDPC-CC校验矩阵的终止部分的图。 
图41是表示实施方式1的LDPC-CC校验矩阵的终止部分的图。 
图42是表示本实施方式5的LDPC-CC编码器的输入序列和输出序列的图。 
图43是表示实施方式5的LDPC-CC校验矩阵的终止部分的图。 
图44是表示实施方式5的LDPC-CC解码器的输入序列和输出序列的图。 
图45是表示实施方式5的LDPC-CC校验矩阵的终止部分的图。 
图46是表示(7，5)卷积码的编码器的图。 
图47是表示(7，5)卷积码的校验矩阵的图。 
图48是表示(7，5)卷积码的校验矩阵的图。 
图49是表示一例在图48的校验矩阵的近似下三角矩阵(lower triangular matrix)中追加了“1”时的图。 
图50是表示其他的实施方式1的一例LDPC-CC的校验矩阵的结构的图。 
图51是表示(7，5)卷积码的校验矩阵的图。 
图52是表示其他的实施方式1的一例LDPC-CC的校验矩阵的结构的图。 
图53是表示其他的实施方式2的一例LDPC-CC的校验矩阵的结构的图。 
图54是表示其他的实施方式2的一例时变周期为1的LDPC-CC的校验矩阵的结构的图。 
图55是表示其他的实施方式2的一例时变周期为m的LDPC-CC的校验矩阵的结构的图。 
图56A是用于说明删截图案数的图。 
图56B是表示编码序列与删截图案之间的关系的图。 
图56C是表示为了选择删截图案而需要检查的奇偶校验多项式的数的图。 
图57A是表示一例时变周期为2的LDPC-CC的校验矩阵的结构的图。 
图57B是表示一例时变周期为4的LDPC-CC的校验矩阵的结构的图。 
具体实施方式
以下，参照附图详细地说明本发明的实施方式。 
(实施方式1) 
在本实施方式中，说明进行LDPC-CC的编码的LDPC-CC编码器和其终止处理的方法。 
图5表示本实施方式的一例LDPC-CC的校验矩阵。图5的校验矩阵100是用于定义编码率R＝1/2、存储长度M＝5的周期性时变LDPC-CC的校验矩阵。这里，周期性时变表示，在校验矩阵中，1/0的配置图案每列不同，而且该图案具有周期性。 
在图5中，校验矩阵100的各行与奇偶校验方程式(奇偶校验式)对应。在图5中，以c1，c2，…，对各行的奇偶校验式附加标签。另外，校验矩阵100的各列与发送码字序列的各个比特对应。图5的校验矩阵100是用于定义系统码的校验矩阵，各列按照发送码字序列的第一信息比特u1、第一奇偶校验位p1、第二信息比特u2、第二奇偶校验位p2、…的顺序排列。 
图6表示从校验矩阵100中提取出与信息比特对应的列所得的部分校验矩阵(以下，也称为“信息部分校验矩阵”)110。另外，图7表示从校验矩阵100中提取出与奇偶校验位对应的列所得的部分校验矩阵(以下，也称为“奇偶部 分校验矩阵”)120。 
如图6和图7所示，本实施方式的LDPC-CC编码器具有如下特征，也就是将校验矩阵100分解为信息部分校验矩阵110和奇偶部分校验矩阵120之后，进行LDPC-CC编码。 
图8表示本实施方式的一例LDPC-CC编码器的结构。图8的LDPC-CC编码器200所采用的结构包括第一编码器230和第二编码器240。另外，在图8中，除了LDPC-CC编码器200以外，还表示终止序列生成单元210、终止序列连接单元220、以及码字连接单元250，LDPC-CC编码器200进行对信息序列原样出现在发送码字序列中的系统码的编码。 
终止序列生成单元210生成用于进行LDPC-CC编码器200的终止处理所需的终止序列，并将生成的终止序列输出到终止序列连接单元220。 
终止序列连接单元220输入信息序列和从终止序列生成单元210输出的终止序列，并将终止序列连接到信息序列的末尾。终止序列连接单元220将连接后的信息序列和终止序列输出到第一编码器230。由此，将从终止序列生成单元210提供的终止序列作为第一编码器230的输入序列，输入到第一编码器230。另外，终止序列连接单元220将连接后的信息序列和终止序列输出到码字连接单元250。 
第一编码器230基于信息部分校验矩阵110，对从终止序列连接单元220输出的信息序列或终止序列进行编码，取得第一码字序列。第一编码器230将第一码字序列输出到第二编码器240。 
第二编码器240基于奇偶部分校验矩阵120，对从第一编码器230输出的第一码字序列进行编码，取得第二码字序列。第二编码器240将第二码字序列输出到码字连接单元250。 
码字连接单元250将信息序列和终止序列与第二码字序列连接而生成发送码字序列，并输出该发送码字序列作为码字。 
这样，LDPC-CC编码器200连接进行使用了从校验矩阵100中提取出与信息比特对应的列所得的信息部分校验矩阵110的编码、以及使用了从校验矩阵100中提取出与奇偶校验位对应的列所得的奇偶部分校验矩阵120的编码。 
(第一编码器) 
图9表示第一编码器230的内部结构。图9的第一编码器230是将信息 部分校验矩阵110的各行作为生成多项式(表示移位寄存器与mod2加法器的连接的式)的系数的卷积编码器。第一编码器230是延迟器数为四个的非递归(non-recursive)卷积编码器，并基于与信息部分校验矩阵110的各列的1/0的配置对应的生成多项式，对输入序列进行编码。 
在图9中，第一编码器230所采用的结构包括：移位寄存器231-1～231-4、加权乘法器232-0～232-4、加权控制单元233、以及mod2加法器234。若将第一编码器的移位寄存器的数设为M1，则图9所示的第一编码器230是M1＝4时的例子。另外，M1是第一编码器的存储长度。 
移位寄存器231-1～231-4是保持输入比特的寄存器，在下一个输入进来的定时，将保持的值输出到右边相邻的移位寄存器，并保持从左边相邻的移位寄存器输出的值。 
加权乘法器232-0～232-4根据从加权控制单元233输出的加权图案，将加权值与移位寄存器231-1～231-4的输出相乘。 
加权控制单元233基于其内部所保持的加权图案，将该定时的加权值输出到加权乘法器232-0～232-4。 
mod2加法器234进行加权乘法器232-0～232-4的输出结果的mod2加法运算，并计算mod2加法运算结果作为第一码字序列的码字比特vc1，t。 
图10表示加权控制单元233所保持的加权图案。另外，图10的加权图案是使图6的信息部分校验矩阵110的各行的1/0的排列的位置对齐、且使其左右反转的图案。如图6所示，信息部分校验矩阵110的各行的1/0的排列是四种图案反复排列的排列，所以加权控制单元233保持四个加权图案(加权图案1～4)。 
加权控制单元233依序重复输出图10所示的加权图案1～4。这里，图10的(a)表示输出到加权乘法器232-0的加权值，图10的(b)表示输出到加权乘法器232-1的加权值，图10的(c)表示输出到加权乘法器232-2的加权值，图10的(d)表示输出到加权乘法器232-3的加权值，图10的(e)表示输出到加权乘法器232-4的加权值。 
(第二编码器) 
第二编码器240基于奇偶部分校验矩阵120的各行的1/0的排列，进行编码。如图7所示，奇偶部分校验矩阵120的各行的1/0的排列为{1、0、0、0、0、1}。这是表示某个时刻的奇偶校验位能够通过对该时刻的输入和该时 刻的前五个时刻的奇偶校验位进行mod2加法运算来获得。例如，能够通过对在p6的时刻所得的第二编码器240的输入和在p1的时刻所得的奇偶校验位p1进行mod2加法运算，求p6的时刻的奇偶校验位。 
由此，能够通过延迟器数为五个的差动编码器、延迟器数为五个的递归卷积编码器或延迟器数为五个的累加器(accumulator)，实现基于奇偶部分校验矩阵120的各行的1/0的排列的编码。 
图11表示第二编码器240的内部结构。图11的第二编码器240所采用的结构包括移位寄存器241-1～241-5、以及mod2加法器242。若将第二编码器的延迟器的数设为M2，则图11的第二编码器240是M2＝5时的例子。另外，M2是第二编码器的存储长度。 
移位寄存器241-1～241-5是保持奇偶校验位pt-i的寄存器，在下一个输入进来的定时，将保持的值输出到左边相邻的移位寄存器，并保持从右边相邻的移位寄存器输出的值。 
mod2加法器242进行输入到第二编码器240的第一码字序列的码字比特vc1，t和移位寄存器241-1的输出之间的mod2加法运算，并将基于加法运算结果所得的奇偶校验位pt，输出到码字连接单元250作为第二码字序列的码字比特vc2，t。另外，第二码字序列的码字比特vc2，t相当于式(2)所示的v2，t。 
码字连接单元250将信息序列或终止序列与从第二编码器240输出的第二码字序列连接，并输出连接后的序列作为发送码字序列。 
由此，第一编码器230对输入序列进行编码，并计算第一码字序列的码字比特vc1，t，第二编码器240输入第一码字序列的码字比特vc1，t，并计算第二码字序列的码字比特vc2，t。 
这样，能够通过将第一编码器230与第二编码器240连接，计算LDPC-CC码字序列的码字比特vc2，t是因为在LDPC-CC编码中，通过式(2)生成码字比特v2，t。 
另外，LDPC-CC编码器的存储器大小(memory size)为M＝max(M1，M2)。M1表示第一编码器的延迟器(移位寄存器)数，M2表示第二编码器的延迟器(移位寄存器)数，max(·)表示取(·)内的数的最大值。 
以下，说明如上构成的LDPC-CC编码器200的终止处理。 
(终止处理) 
在图8中，终止序列生成单元210生成用于终止LDPC-CC编码器200 的终止序列，并将终止序列提供给终止序列连接单元220。根据第一编码器230和第二编码器240的结构，终止序列如下所示。 
如图9所示，本实施方式的第一编码器230是非递归卷积编码器，所以能够通过将与移位寄存器数M1相同数的比特的零序列即4比特的零序列输入到第一编码器230，使编码结束时的移位寄存器231-1～231-4的状态都为零。也就是说，用于终止第一编码器230的终止序列为{0，0，0，0}。 
另一方面，如图11所示，本实施方式的第二编码器240是延迟器(移位寄存器)数为五个的差动编码器，各个移位寄存器所保持的值在其保持之前的时刻被输出到通信路径。因此，在解码侧，能够通过使用接收到的码字，唯一地决定移位寄存器的状态，所以不需要第二编码器240的终止处理。 
如上所述，LDPC-CC编码器200的终止处理所需的终止序列为与第一编码器230的移位寄存器的数(M1)相同数的零序列。因此，终止序列生成单元210生成4比特(M1×b比特)的零序列作为终止序列，并将其提供给终止序列连接单元220即可。 
终止序列连接单元220将从终止序列生成单元210提供的终止序列连接到信息序列的末尾，并将连接后的信息序列和终止序列输出到第一编码器230。 
图12表示LDPC-CC编码器200的输入序列与输出序列之间的关系。图12A表示第一编码器230的输入序列。另外，图12B表示与从码字连接单元250输出的奇偶校验位部分对应的第二码字序列。 
如图12所示，输入到第一编码器230的输入序列是包括由n比特构成的信息序列、以及由(M1×b)比特构成的终止序列。 
另外，在本实施方式的LDPC-CC编码器200中，使终止序列为与第一编码器230的存储长度M1的b倍的数相同数的零序列即可，所以不需要解式(5)的方程式而求终止序列，终止序列不取决于开始终止处理时的加权图案。因此，不需要插入在LDPC-CC编码器20中需要的K比特(K：0～M)的填充序列。其结果，在使用LDPC-CC编码器200时，因终止处理产生的信息传输时的开销为(M1×c)比特。 
这样，本实施方式的LDPC-CC编码器200将基于信息部分校验矩阵110进行编码的第一编码器230与基于奇偶部分校验矩阵120进行编码的第二编码器240连接，并进行基于校验矩阵100的LDPC-CC编码。 
如上所述，基于奇偶部分校验矩阵120进行编码的第二编码器240由差动编码器构成。因此，各个移位寄存器所保持的值在其保持之前的时刻被输出到通信路径，在解码侧能够根据接收到的码字，唯一地决定移位寄存器的状态，所以不需要第二编码器240的终止处理。 
因此，通过如上构成LDPC-CC编码器200，从而能够通过将与第一编码器230的移位寄存器的数相同数、即与第一编码器230的存储长度M1的b倍的数相同数的0序列连接到信息序列的末尾而进行编码，实现LDPC-CC编码器200的终止处理。 
这样，终止序列生成单元210提供由与移位寄存器的数相同数、即与第一编码器230的存储长度M1的b倍的数相同数的0构成的终止序列即可，所以与上述现有的LDPC-CC编码器中的终止序列生成电路相比，能够以极小的规模构成终止序列生成单元210。 
另外，在上述现有的LDPC-CC编码器的结构中，若仅将与LDPC-CC编码器的移位寄存器的数相同数的0序列输入到编码器，则无法进行编码器的终止处理，相对于此，在本实施方式中，只要将与构成第一编码器230的移位寄存器的数相同数的0序列输入到LDPC-CC编码器200，就能够进行终止处理。相对于使用了上述现有的LDPC-CC编码器20时的开销为(K+M+1)×b/R＝(K+M+1)×c，因LDPC-CC编码器200的终止处理产生的信息传输时的开销为M1×b/R＝M1×c比特，由于M1×c≤(K+M+1)×c，所以与使用了上述现有的LDPC-CC编码器20的情况相比，在本实施方式的LDPC-CC编码器200中，能够减小因终止处理产生的信息传输时的开销。 
另外，在图8中，采用了终止序列连接单元220将终止序列连接到信息序列之后，并将连接后的序列输出到第一编码器230和码字连接单元250的结构，但如图13所示，也可以使用仅对第一编码器230输出连接后的序列，而对码字连接单元250输出信息序列的终止序列连接单元220A。 
如上所述，在第一编码器230由非递归卷积编码器构成时，使终止序列为与构成第一编码器230的移位寄存器的数相同数的0序列即可，所以在解码侧，即使编码侧不发送终止序列，也能够预先知道终止序列是怎样的序列。因此，如图13所示，即使不从终止序列连接单元220A向码字连接单元250输出终止序列，也能够在解码侧预先知道终止序列是怎样的序列，所以能够进一步削减相当于不发送终止序列的开销。 
图14表示LDPC-CC编码器200的输入序列和输出序列。图14A表示第一编码器230的输入序列。另外，图14B表示与从码字连接单元250输出的奇偶校验位部分对应的第二码字序列。 
如图14所示，输入到第一编码器230的输入序列是包括由n比特构成的信息序列、以及由(M1×b)比特构成的终止序列。但是，终止序列都是零序列，并且能够在解码侧得知，所以也不需要将其发送到传输路径。 
因此，因LDPC-CC编码器200的终止处理产生的信息传输时的开销为M1×(c-b)比特。另外，由于R＝b/c，所以M1×(c-b)＜M1×c，通过对传输路径不发送终止序列，从而能够进一步削减开销。 
另外，由于M1×(c-b)≤(K+M+1)×c，所以通过进行如上所述的LDPC-CC编码器200的终止处理，与产生(K+M+1)/R比特的开销的上述现有的LDPC-CC编码器20相比，能够提高传输路径的利用效率。 
另外，图8的终止序列连接单元220采用了将在信息序列的后部连接了终止序列的序列输出到第一编码器230和码字连接单元250的结构，但本发明并不限于此。例如，如图15所示，也可使用输入序列选择单元260取代终止序列连接单元220。 
输入序列选择单元260根据终止处理控制信号，切换输入到第一编码器230和码字连接单元250的序列。终止处理控制信号是指示终止处理的开始的信号，在终止处理控制信号表示终止处理的开始前时，输入序列选择单元260将信息序列输出到第一编码器230和码字连接单元250。另一方面，在终止处理控制信号表示终止处理的开始时，输入序列选择单元260将终止序列输出到第一编码器230和码字连接单元250。 
另外，与终止序列连接单元220A同样，输入序列选择单元260也可以根据终止处理控制信号进行切换，以对码字连接单元250不输出终止序列。具体而言，也可以在终止处理控制信号表示终止处理的开始前时，输入序列选择单元260将信息序列输出到第一编码器230和码字连接单元250，而在终止处理控制信号表示终止处理的开始时，输入序列选择单元260进行将终止序列输出到第一编码器230的切换动作。 
另外，在以上的说明中，说明了基于图5的校验矩阵100进行LDPC-CC编码的情况，但本发明并不限于此，也可以适用于基于其他的校验矩阵进行LDPC-CC编码的情况。 
以下，作为一例，说明基于图16所示的校验矩阵进行LDPC-CC编码的LDPC-CC编码器。相对于图16的校验矩阵100A，图17表示所提取的与奇偶校验位对应的列的部分校验矩阵。另外，所提取的与信息比特对应的列的部分校验矩阵与信息部分校验矩阵110同样，所以省略说明。图17的奇偶部分校验矩阵120A的列方向的1/0的排列为{1、0、1、0、0、1}，这是表示例如能够通过在p6的时刻获得的第二编码器240的输入与在p1和p3的时刻获得的奇偶校验位p1和p3进行mod2加法运算，获得在p6的时刻获得的奇偶校验位p6。也就是说，能够通过延迟器数为五个的差动编码器、延迟器数为五个的递归卷积编码器或延迟器数为五个的累加器，实现基于奇偶部分校验矩阵120A的各行的1/0的排列的编码。 
图18表示使用图17的奇偶部分校验矩阵120A进行编码的第二编码器的结构。与图11的第二编码器240同样，图18的第二编码器240A所采用的结构包括移位寄存器241-1～241-5和mod2加法器242，与图11的第二编码器240的不同之处在于，移位寄存器241-3的输出为被输出到mod2加法器242。 
与图11的第二编码器240同样，图18的第二编码器240A也由差动编码器构成，所以各个移位寄存器所保持的值在其保持之前的时刻被输出到通信路径。因此，在解码侧，能够通过使用接收到的码字，唯一地决定移位寄存器的状态，所以不需要第二编码器240A的终止处理，如上所述，作为LDPC-CC编码器200的终止处理，仅进行对第一编码器230的终止处理即可。 
另外，在以上的说明中，举例说明了奇偶部分校验矩阵为时不变的情况，但也可以为时变的情况。图19表示一例奇偶部分校验矩阵为时变的情况。在图19的奇偶部分校验矩阵120B中，1/0的配置图案每列不同。 
图20表示进行使用了图19的奇偶部分校验矩阵120B的编码的第二编码器的结构。图20所示的第二编码器240B所采用的结构包括：移位寄存器241-1～241-5、mod2加法器242、加权乘法器243-1～243-5、以及加权控制单元244。 
加权控制单元244根据奇偶部分校验矩阵120B的行方向的1/0的排列，输出提供给加权乘法器243-1～243-5的加权图案。 
加权乘法器243-1～243-5根据从加权控制单元244输出的加权图案，将权重与移位寄存器的输出相乘。 
与图11的第二编码器240相同，图20的第二编码器240B也由差动编码器构成，所以各个移位寄存器所保持的值在其保持之前的时刻被输出到通信路径。因此，在解码侧，能够通过使用接收到的码字，唯一地决定移位寄存器的状态，所以不需要第二编码器240B的终止处理，如上所述，作为LDPC-CC编码器200的终止处理，仅进行对第一编码器230的终止处理即可。 
另外，在以上的说明中，举例说明了信息比特部分的部分校验矩阵为时变的情况，但也可以为时不变的情况。图21表示信息比特部分的部分校验矩阵为时不变的情况下的第一编码器的结构例。图21的第一编码器230A所采用的结构包括移位寄存器231-1～231-5、以及mod2加法器234。作为第一编码器230A的终止处理，与时变即第一编码器230的情况相同，输入与构成第一编码器230A的移位寄存器的数相同数的5比特((M1×b)比特)的零序列作为终止序列即可。 
另外，时变/时不变的组合并不限于上述的组合，也可以是其他的组合。在第一编码器由非递归卷积编码器构成时，即使在其他的组合时，也不需要第二编码器的终止处理，并且作为LDPC-CC编码器200的终止处理，只要输入与第一编码器的移位寄存器的数相同数的零序列即可，所以能够获得基于本发明的效果。 
如上所述，根据本实施方式，包括：第一编码器230，通过基于所提取的与校验矩阵100中的信息比特对应的列的信息部分校验矩阵110，对输入序列进行编码，生成第一码字序列；以及第二编码器240，通过基于所提取的与校验矩阵100中的奇偶校验位对应的列的奇偶部分校验矩阵120，对第一码字序列进行编码，生成第二码字序列，通过将基于信息部分校验矩阵110进行编码的第一编码器230与基于奇偶部分校验矩阵120进行编码的第二编码器240连接而进行编码，由此进行LDPC-CC编码。 
能够使用差动编码器而安装基于奇偶部分校验矩阵120的编码，所以不需要对第二编码器240的终止处理，终止序列生成单元210提供对第一编码器230的终止序列作为LDPC-CC编码器200的终止序列即可，由此能够削减开销的量。 
另外，在第一编码器230是非递归卷积编码器时，终止序列生成单元210提供零序列作为终止序列即可，所以能够通过非常简单的结构安装终止序列生成单元210，能够抑制LDPC-CC编码器200的电路规模的增大。 
另外，在第一编码器230是非递归卷积编码器时，能够使终止序列为零序列，并能够在解码侧预先知道，所以对传输路径不发送终止序列，由此能够进一步降低开销，提高传输路径的利用效率。 
(实施方式2) 
在实施方式1中，说明了将非递归卷积编码器用作第一编码器的情况，而在本实施方式中，说明将递归卷积编码器用作第一编码器的LDPC-CC编码器的结构和终止方法。另外，对与上述实施方式1中说明的结构要素共用的部分附加相同的标号，并省略说明。 
图22表示本实施方式的一例LDPC-CC校验矩阵。图22的校验矩阵300表示编码率1/2(＝b/c)、存储长度M＝2的LDPC-CC(或卷积码)的校验矩阵。 
在图22中，校验矩阵300的各行与奇偶校验式c1，c2，…对应，各列与发送码字序列的各个比特对应。这里，附加了索引usx(x＝1，2，…)的列与信息序列的比特对应，附加了索引(index)upx的列与通过递归卷积编码所得的反馈序列的比特(以下，也称为“反馈比特”)对应，附加了索引px(x＝1，2，…)的列与通过编码所得的奇偶校验位对应。 
图23表示所提取的与校验矩阵300中的信息比特对应的列的部分校验矩阵(以下，也称为“信息部分校验矩阵”)310。另外，图23的信息部分校验矩阵310包含与反馈比特对应的列作为与信息比特对应的列。另外，图24表示所提取的与校验矩阵300中的奇偶校验位对应的列的部分校验矩阵(以下，也称为“奇偶部分校验矩阵”)320。 
本实施方式中的LDPC-CC编码器也与实施方式1同样，具有以下特征，即在将校验矩阵300分解为所提取的与信息比特对应的列的信息部分校验矩阵310和所提取的与奇偶校验位对应的列的奇偶部分校验矩阵320之后，进行LDPC-CC编码。 
图25表示本实施方式的一例LDPC-CC编码器的结构。图25的LDPC-CC编码器400所采用的结构包括第一编码器420和第二编码器430。另外，图25表示输入序列选择单元410和码字连接单元250。 
输入序列选择单元410根据终止处理控制信号，选择向第一编码器420输出的序列。终止处理控制信号是指示LDPC-CC编码器400的终止处理的开始的信号，在终止处理控制信号表示终止处理的开始前时，输入序列选择单元410将信息序列输出到第一编码器420和码字连接单元250。另一方面， 在终止处理控制信号表示终止处理的开始时，输入序列选择单元410将从第一编码器420输出的序列作为终止序列，输出到第一编码器420和码字连接单元250。 
(第一编码器) 
第一编码器420基于信息部分校验矩阵310，对输入序列进行编码。 
图26表示第一编码器420的内部结构。图26的第一编码器420是移位寄存器数为2(M1＝2)的递归卷积编码器，其采用的结构包括：移位寄存器421-1和421-2、以及mod2加法器422-1～422-3。 
mod2加法器422-1对输入到第一编码器420的比特和从mod2加法器422-3输出的比特进行mod2加法运算。 
mod2加法器422-2对mod2加法器422-1的输出和移位寄存器421-2的输出进行mod2加法运算。 
mod2加法器422-3对移位寄存器421-1的输出和移位寄存器421-2的输出进行mod2加法运算。 
第一编码器420将mod2加法器422-2的输出作为第一码字序列的码字比特vc1，t，输出到第二编码器430，并向输入序列选择单元410输出mod2加法器422-3的输出。 
(第二编码器) 
第二编码器430基于奇偶部分校验矩阵320，进行编码。 
图27表示第二编码器430的内部结构。图27的第二编码器430是移位寄存器数为2(M2＝2)的差动编码器(也称为“递归卷积编码器”或“累加器”)，其采用的结构包括：移位寄存器431-1和431-2、以及mod2加法器432。 
mod2加法器432对从第一编码器420输出的第一码字序列的码字比特vc1，t和移位寄存器431-1的输出进行mod2加法运算，并将其结果输出到移位寄存器431-2，同时将其输出到码字连接单元250作为第二码字序列vc2，t。 
码字连接单元250将信息序列或终止序列与从第二编码器430输出的第二码字序列连接，并输出连接后的序列作为发送码字序列。 
以下，说明如上构成的LDPC-CC编码器400的终止处理。 
(终止处理) 
与实施方式1中说明的LDPC-CC编码器200同样，LDPC-CC编码器400的第二编码器430也由差动编码器构成。如上所述，差动编码器的各个移位 寄存器所保持的值在其保持之前的时刻被输出到通信路径。因此，在解码侧，能够通过使用接收到的码字，唯一地决定移位寄存器的状态，所以不需要第二编码器430的终止处理，与实施方式1同样，作为LDPC-CC编码器400的终止处理，仅进行对第一编码器420的终止处理即可。 
以下，说明第一编码器420的终止处理。 
如上所述，第一编码器420将第一编码器420的输入和mod2加法器422-3的输出之间的mod2加法运算结果，输出到移位寄存器421-1和421-2。因此，仅通过将零序列输入到第一编码器420，难以使移位寄存器421-1和421-2为零状态，但第一编码器420是递归卷积编码器，所以通过将mod2加法器422-3的输出作为第一编码器420的输入，能够终止第一编码器420。 
因此，在终止处理控制信号表示终止处理的开始前并进行信息序列的编码时，输入序列选择单元410将信息序列输出到第一编码器420，而在终止处理控制信号表示终止处理的开始时，输入序列选择单元410向第一编码器420输出从第一编码器420输出的第一编码器420的mod2加法器422-3的输出。 
这样，在第一编码器420是递归卷积编码器时，只要将第一编码器420的mod2加法器422-3的mod2加法运算结果作为终止序列而提供给第一编码器420即可，所以不需要另外生成终止序列。因此，不需要具备终止处理生成单元，从而能够抑制相应于这部分的电路规模的增大。 
另外，终止处理所需的终止序列的长度也是(M1×c)比特，能够短于需要(K+M+1)×c比特的所述现有的LDPC-CC编码器，所以能够减少信息传输时的开销。 
另外，在以上的说明中，举例说明了LDPC-CC编码器400的第一编码器420是时不变的递归卷积编码器的情况，但本发明并不限于此，第一编码器也可以是时变的递归卷积编码器。 
图28表示时变的递归卷积编码器时的第一编码器的结构例。与第二编码器420同样，图28的第一编码器420A是递归卷积编码器，所以只要将第一编码器420的mod2加法器422-3的mod2加法运算结果作为终止序列而提供给第一编码器420A即可，不需要另外生成终止序列。因此，不需要具备终止处理生成单元，能够抑制相应于这部分的电路规模的增大。 
另外，在以上的说明中，举例说明了LDPC-CC编码器400的第二编码 器430采用时不变的差动编码器的结构的情况，但本发明并不限于此，也可以如实施方式1所说明那样，基于各行的1的数为两个以上或1/0的排列每行不同的时变的奇偶部分校验矩阵，进行编码的编码器。 
(实施方式3) 
在本实施方式中，说明进行在发送码字序列中不包含信息序列的非系统LDPC-CC的编码的LDPC-CC编码器的结构和终止方法。 
图29表示本实施方式的一例LDPC-CC校验矩阵。图29的校验矩阵500是编码率为1/2的非系统卷积码的校验矩阵。 
图30表示所提取的与校验矩阵500中的信息比特对应的列的部分校验矩阵(以下，也称为“信息部分校验矩阵”)510。另外，图31表示所提取的与校验矩阵500中的奇偶校验位对应的列的部分校验矩阵(以下，也称为“奇偶部分校验矩阵”)520。 
本实施方式中的LDPC-CC编码器也与实施方式1和实施方式2同样，具有以下特征，即在将校验矩阵500分解为所提取的与信息比特对应的列的信息部分校验矩阵510和所提取的与奇偶校验位对应的列的奇偶部分校验矩阵520之后，进行LDPC-CC编码。 
图32表示本实施方式的一例LDPC-CC编码器的结构。图32的LDPC-CC编码器600所采用的结构包括：第一编码器610、以及第二编码器620-1和620-2。另外，图32表示终止序列生成单元210、终止序列连接单元220和码字连接单元630。另外，对与上述实施方式1中说明的结构要素共用的部分附加相同的标号，并省略说明。 
(第一编码器) 
第一编码器610是移位寄存器数为6(M1＝6)、编码率为1/2的非系统卷积编码器，基于所提取的与校验矩阵500中的信息比特对应的列的信息部分校验矩阵510，对输入序列进行编码。 
图33表示第一编码器610的内部结构。图33的第一编码器610所采用的结构包括：移位寄存器611-1～611-6、以及mod2加法器612-1和612-2。 
mod2加法器612-1对输入到第一编码器610的比特、移位寄存器611-2的输出、移位寄存器611-3的输出、移位寄存器611-5的输出和移位寄存器611-6的输出进行mod2加法运算，并将mod2加法运算结果输出到第二编码器620-1作为第一码字序列#1的码字比特。 
另外，mod2加法器612-2对输入到第一编码器610的比特、移位寄存器611-1的输出、移位寄存器611-2的输出、移位寄存器611-3的输出和移位寄存器611-6的输出进行mod2加法运算，并将mod2加法运算结果输出到第二编码器620-2作为第一码字序列#2的码字比特。 
(第二编码器) 
图34表示第二编码器620-1和620-2的结构。第二编码器620-1和620-2采用对图11所示的第二编码器240追加了移位寄存器241-6的结构。 
第二编码器620-1输入从第一编码器610输出的第一码字序列#1，基于奇偶部分校验矩阵520的奇数行的校验多项式，对第一码字序列#1进行编码，并将编码后的序列输出到码字连接单元630作为第二码字序列#1。另外，通过该时刻的第一码字序列#1的码字比特和移位寄存器241-1所存储的先前的第二码字序列#1的码字比特的mod2加法运算，获得第二码字序列#1的码字比特。 
第二编码器620-2输入从第一编码器610输出的第一码字序列#2，基于奇偶部分校验矩阵520的偶数行的校验多项式进行编码，并将编码后的序列输出到码字连接单元630作为第二码字序列#2。另外，通过该时刻的第一码字序列#2的码字比特和移位寄存器241-1所存储的先前的第二码字序列#2的码字比特的mod2加法运算，获得第二码字序列#2的码字比特。 
码字连接单元630连接从第二编码器620-1输出的第二码字序列#1与从第二编码器620-2输出的第二码字序列#2，并输出连接后的序列作为发送码字序列。 
以下，说明如上构成的LDPC-CC编码器600的终止处理。 
(终止处理) 
在LDPC-CC编码器600中，第二编码器620-1和620-2采用差动编码器的结构，所以如在实施方式1和实施方式2中已说明那样，不需要终止处理。因此，作为LDPC-CC编码器600的终止处理，仅进行对第一编码器610的终止处理即可。 
第一编码器610是移位寄存器数为6(M1＝6)的非递归卷积编码器，所以为了使M1个移位寄存器的状态都是零，只要输入M1比特的零序列作为终止序列，就能够完成终止处理。另外，M1是第一编码器的存储长度。 
由此，在输入用于表示终止处理的开始的终止处理控制信号时，终止序 列生成单元210将M1比特的零序列提供给终止序列连接单元220作为终止序列即可。另外，在编码率R＝b/c时，与实施方式1同样，将M1×b比特的零序列作为终止序列即可。 
终止序列连接单元220将终止序列连接到信息序列之后，并将连接后的序列输出到第一编码器610。 
图35表示LDPC-CC编码器600的输入序列和输出序列。图35A表示第一编码器610的输入序列，图35B表示第二编码器620-1和620-2的输出序列。 
如图35所示，第一编码器610的输入序列是包括由n比特构成的信息序列、以及由(M1×b)比特构成的终止序列。 
另外，在本实施方式的LDPC-CC编码器600中，使终止序列为与第一编码器610的存储长度M1的b倍的数相同数的零序列即可，所以不需要解式(5)的方程式而求终止序列，终止序列不取决于开始终止处理时的加权图案。因此，不需要插入在LDPC-CC编码器20中需要的K比特(K：0～M)的填充序列。其结果，在使用LDPC-CC编码器600时，因终止处理而产生的信息传输时的开销为(M1×c)比特。 
这样，本实施方式中的LDPC-CC编码器600连接第一编码器610与第二编码器620-1和620-2，并基于校验矩阵500进行LDPC-CC编码，第一编码器610基于所提取的与校验矩阵500中的信息比特对应的列的信息部分校验矩阵510进行编码，第二编码器620-1和620-2基于所提取的与校验矩阵500中的奇偶校验位对应的列的奇偶部分校验矩阵520进行编码。 
如上所述，基于LDPC-CC校验矩阵500的奇偶部分校验矩阵520进行编码的第二编码器620-1和620-2由差动编码器构成。因此，与实施方式1和实施方式2同样，不需要第二编码器620-1和620-2的终止处理。 
因此，通过如上构成LDPC-CC编码器600，从而能够通过将与第一编码器610的移位寄存器的数M1、即与第一编码器610的存储长度相同数的0序列连接到信息序列的末尾而进行编码，实现LDPC-CC编码器600的终止处理。 
终止序列生成单元210提供由与移位寄存器的数M1相同数的0构成的终止序列即可，所以与上述现有的LDPC-CC编码器中的终止序列生成电路相比，能够以极小的规模构成终止序列生成单元210。 
另外，对于在上述现有的LDPC-CC编码器的结构中，仅将与LDPC-CC编码器的移位寄存器的数相同数的0序列输入到编码器，无法进行编码器的终止处理来说，在本实施方式中，只要将与构成第一编码器610的移位寄存器的数M1相同数的0序列输入到LDPC-CC编码器600，就能够进行终止处理。对于使用了上述现有的LDPC-CC编码器20时的开销为(K+M+1)×c来说，因LDPC-CC编码器600的终止处理产生的信息传输时的开销为(M1×c)比特，由于M1×c≤(K+M+1)×c，所以与使用了上述现有的LDPC-CC编码器20的情况相比，在本实施方式的LDPC-CC编码器600中，能够减小因终止处理产生的信息传输时的开销。 
另外，在以上的说明中，说明了第二编码器620-1和620-2基于奇偶部分校验矩阵520进行编码的情况，但本发明并不限于此，也可以例如基于如图36所示的奇偶部分校验矩阵520A进行编码。 
图37表示此时的LDPC-CC编码器600A。 
LDPC-CC编码器600A所采用的结构包括第一编码器610和第二编码器620A。另外，图37表示终止序列连接单元220、终止序列生成单元210和码字连接单元630。 
图38表示第二编码器620A的结构。 
第二编码器620A所采用的结构包括：移位寄存器621-1～621-6、移位寄存器622-1～622-6、以及mod2加法器623-1和623-2。 
第二编码器620A输入从第一编码器610输出的第一码字序列#1和第一码字序列#2，基于奇偶部分校验矩阵520A的校验多项式进行编码，并将编码后的序列输出到码字连接单元630作为第二码字序列#1和第二码字序列#2。另外，通过该时刻的第一码字序列#1的码字比特和移位寄存器622-1所存储的先前的第二码字序列#2的码字比特的mod2加法运算，获得第二码字序列#1的码字比特。另外，通过该时刻的第一码字序列#2的码字比特和移位寄存器621-1所存储的先前的第二码字序列#1的码字比特的mod2加法运算，获得第二码字序列#2的码字比特。 
与第二编码器620同样，图38的第二编码器620A也采用差动编码器的结构，所以如已说明那样，不需要终止处理。因此，作为LDPC-CC编码器600A的终止处理，与LDPC-CC编码器600同样，仅进行第一编码器610的终止处理即可，所以能够获得同样的效果。 
(实施方式4) 
在本实施方式中，说明能够削减解码时的存储量的LDPC-CC编码器的结构和终止方法。在本实施方式中，将对终止序列使用第一编码器而不使用第二编码器进行编码所生成的第一终止代码序列(code sequence)作为发送码字序列。 
图39表示本实施方式的LDPC-CC编码器的结构。另外，在图39的本实施方式的LDPC-CC编码器中，对与图8共用的结构部分附加与图8同样的标号，并省略说明。 
图39的LDPC-CC编码器700所采用的结构包括：第一编码器230、第二编码器240、以及码字选择单元720。另外，图39表示终止序列生成单元210、终止序列连接单元220、码字连接单元250和切换器710。 
切换器710输入从第一编码器230输出的第一码字序列，根据终止处理控制信号，切换第一码字序列的输出目的地，即切换将该第一码字序列输出到第二编码器240还是输出到码字选择单元720。具体而言，在终止处理控制信号表示终止处理的开始前时，即在第一编码器230的输出是对信息序列进行编码所得的码字(第一信息代码序列)时，切换器710将第一信息代码序列输出到第二编码器240。另一方面，在终止处理控制信号表示终止处理的开始时，即在第一编码器230的输出是对终止序列进行编码所得的码字(第一终止代码序列)时，切换器710将第一终止代码序列输出到码字选择单元720。 
码字选择单元720根据终止处理控制信号，选择向码字连接单元250输出的序列。具体而言，在终止处理控制信号表示终止处理的开始前时，码字选择单元720选择从第二编码器240输出的第二码字序列，并将其输出到码字连接单元250。另一方面，在终止处理控制信号表示终止处理的开始时，码字选择单元720选择从切换器710输出的第一终止代码序列，并将其输出到码字连接单元250。 
这样，在本实施方式中，进行了第一编码器230的终止处理的结果所生成的第一终止代码序列不由第二编码器240进行编码，而直接作为发送码字序列被输出。 
以下，说明如上构成的LDPC-CC编码器700的终止处理。另外，以下，举例说明第一编码器230基于图6所示的信息部分校验矩阵110进行编码，第二编码器240基于图7所示的信息部分校验矩阵120进行编码的情况。 
(终止处理) 
通过第一编码器230使用信息部分校验矩阵110对信息序列或终止序列进行编码，生成第一码字序列。第一码字序列被输出到切换器710。 
在切换器710中，根据终止处理控制信号，将第一码字序列的输出目的地切换为第二编码器240或码字选择单元720的任一方。具体而言，在终止处理控制信号表示终止处理的开始前时，即在第一编码器230的输出是第一信息代码序列时，第一信息代码序列被输出到第二编码器240。 
另一方面，在终止处理控制信号表示终止处理的开始时，即在第一编码器230的输出是第一终止代码序列时，第一终止代码序列被输出到码字选择单元720。 
这样，在终止处理时，第一终止代码序列不向第二编码器240输出，而经由码字选择单元720，输出到码字连接单元250。因此，在终止处理时，从码字连接单元250输出第一终止代码序列作为发送码字序列。 
图40表示在终止处理时，将仅使用第一编码器230而不使用第二编码器240进行编码所生成的第一终止代码序列作为发送码字序列时的校验矩阵的终止部分。在图40中，与以方框包围的部分对应的比特表示第一终端代码序列输出到第二编码器240时被加法运算的比特。在第一终止代码序列被输出到第二编码器240时，在以方框包围的部分设置“1”，并与相应的比特进行加法运算。例如，在c7的奇偶校验式中，将(u3+u6+u7)作为第一终止代码序列输出到第二编码器240，在第二编码器240中，将先前的p2与(u3+u6+u7)相加，由此计算p7。 
相对于此，在第一终止代码序列被输出到码字选择单元720而不对第二编码器240输出时，在第二编码器240中被相加了的先前的p2不再进行与(u3+u6+u7)的加法运算，由此计算p7。 
因此，如图40所示，在终止处理时，第一终止代码序列不输出到第二编码器240而发送第一终止代码序列作为发送码字序列时，使用方框包围的部分被置换为0后的奇偶校验式进行编码。 
其结果，p2以后的校验矩阵的与奇偶校验位部分对应的列的列权重为1，能够缩短对这些比特进行解码时所需的、在解码侧连接的零序列。例如，在图40所示的例子中，若着眼于u4，则包含u4的奇偶校验式c8所包含的u8，也包含于奇偶校验式c9中。奇偶校验式c9所包含的u9也包含于奇偶校验式 c13。因此，在解码侧，为了对u4进行解码，需要将相当于奇偶校验式c13所需的比特数的零序列进一步连接到终止序列的后端。在图40所示的例子中，连接了4比特的零序列。 
相对于此，图41表示第一终止代码序列被输出到第二编码器240时的校验矩阵的终止部分。此时，对第一终止代码序列进行编码所得的第二码字序列经由码字选择单元720被输出到码字连接单元250，并作为发送码字序列从码字连接单元250发送。 
如图41所示，在奇偶校验式c7中，在第二编码器240中，将先前的p2与作为第一终止代码序列从第一编码器230输出的(u3，u6，u7)相加，由此计算p7。在其他的奇偶校验式中也同样。因此，在图41中，在以方框包围的部分设置“1”。 
在图41所示的例子中，若着眼于p6，则包含p6的奇偶校验式c11所包含的p11也包含于其他的奇偶校验式c16中，所以需要连接奇偶校验式c16所需的比特数的零序列。在图41所示的例子中，连接了10比特的零序列。 
相对于此，在本实施方式中，在终止处理时，通过对第一终止代码序列在第二编码器240不进行编码，由此如图40所示，能够减少需要连接的零序列的比特数。例如，如图41所示，若与实施方式1所示的校验矩阵100的终止部分相比，则可知在解码器需要连接的零序列的比特数缩短了6比特。其结果，能够削减解码器所需的存储器大小和解码运算量。 
另外，由于在第二编码器240对第一终止代码序列不进行编码，从而对应的列的列权重为1，所以尽管纠错能力劣化，但由于以下理由，能够预想纠错能力的劣化较少，该理由为在第二编码器240不进行编码的序列为终止序列，而且作为LDPC-CC的解码算法，从位于校验矩阵的左侧的码字开始依序进行置信度传播，所以位于校验矩阵的最右列的终止序列的差错对与位于其左侧的信息比特有关的码字比特的解码造成的影响较少等。因此，在对解码器的存储器大小或解码运算量等存在严格的限制时，适用本实施方式的LDPC-CC编码器700极为有效。 
如上所述，根据本实施方式，切换器710根据输入序列是信息序列还是终止序列，切换是否将从第一编码器230输出的第一码字序列输出到第二编码器240，码字选择单元720根据输入序列是信息序列还是终止序列，输出第一码字序列或第二码字序列的任一方作为码字序列。由此，校验矩阵的列 权重减少，能够减少在解码侧进行终止处理时需要连接的0序列的比特数，所以能够削减解码器的存储器大小和代码运算量。 
(实施方式5) 
在从实施方式1至实施方式4中，说明了能够削减发送到传输路径的终止序列的量的LDPC-CC编码器和编码方法。在本实施方式中，着眼于上述LDPC-CC编码器的输入序列和输出序列，说明与校验矩阵的关系，并且主要以终止序列的处理为中心，说明对从上述LDPC-CC编码器发送的发送码字序列进行解码的解码器和解码方法。 
(编码方法) 
图42表示本实施方式的LDPC-CC编码器的输入序列和输出序列。图42的LDPC-CC编码器800是基于低密度的奇偶校验矩阵，进行编码率R＝b/c、存储长度M的LDPC-CC的编码的编码器。 
LDPC-CC编码器800将由信息比特构成的信息序列和随其后的用于LDPC-CC编码器800的终止处理的终止序列(以下，将它们合并而称为“发送信息序列”)作为输入序列，并对该输入序列进行编码。 
在输入序列是信息序列时，LDPC-CC编码器800输出信息代码序列。另外，在输入序列是终止序列时，LDPC-CC编码器800输出终止代码序列。以下，将信息代码序列和终止代码序列合并而称为“发送码字序列”。 
以下，说明LDPC-CC编码器800使用图5所示的奇偶校验矩阵进行LDPC-CC编码时的终止序列。图5的校验矩阵100是用于定义编码率R＝1/2、存储长度M＝5的LDPC-CC的校验矩阵。 
在附加到图5所示的校验矩阵100的各列的标签中，u1，u2，…与输入到LDPC-CC编码器800的发送信息序列的各个比特对应，p1，p2，…与从LDPC-CC编码器800输出的发送码字序列的各个比特对应。所提取的与u1，u2，…对应的列的部分矩阵是图6的信息部分校验矩阵110。另外，所提取的与p1，p2，…对应的列的部分矩阵是图7的奇偶部分校验矩阵120。 
另外，在信息部分校验矩阵的各行中，最左侧存在“1”的列的索引与最右侧存在“1”的列的索引之差的最大值对应于(M1×b)。图6的信息部分校验矩阵110是b＝1，M1＝4的例子，与上述索引之差的最大值“4”一致。 
另外，在奇偶部分校验矩阵的各行中，最左侧存在“1”的列的索引与最右侧存在“1”的列的索引之差的最大值对应于M2(c-b)。图7的奇偶部分校验矩 阵120是b＝1、c＝2、M2＝5的例子，与上述索引之差的最大值“5”一致。 
如上述实施方式所说明那样，对LDPC-CC编码器800的终止序列的长度可以是M1×b＝4×1＝4。另外，LDPC-CC编码器800的存储长度M取M1和M2中的较大的一方(M＝max(M1，M2))。也就是说，终止序列的长度为存储长度M的b倍的数以下。如下进行编码。 
首先，以在校验矩阵100中附加了c6的标签的奇偶校验式为例，说明信息序列输入到LDPC-CC编码器800时的编码。c6的奇偶校验式表示比特u6作为发送信息序列输入到LDPC-CC编码器800时被输出的发送码字序列的比特p6的生成方法。 
具体而言，通过对与在c6的行中除了p6以外的设置“1”的列对应的比特进行mod2加法运算，能够求发送码字比特p6。也就是说，根据p6＝p1+u5+u6，计算p6。 
另外，各行的“1”和“0”的配置的图案每行不同，所以在p7时，根据p7＝p2+u3+u7，计算校验矩阵100。 
接着，说明将M1×b(＝4)比特的终止序列输入到LDPC-CC编码器800时的编码。 
将终止序列表示为t＝[t1，t2，t3，t4]。另外，将在终止序列的紧前输入的信息序列表示为d＝[…，d5，d4，d3，d2，d1]。此时的发送信息序列为u＝[…，d5，d4，d3，d2，d1，t1，t2，t3，t4]。 
另外，将发送码字序列设为v＝[…，g5，g4，g3，g2，g1，s1，s2，s3，s4]。这里，信息代码序列g5～g1是与信息序列d5～d1对应的发送码字序列，终止代码序列s1～s4是与终止序列t1～t4对应的发送码字序列。 
图43表示校验矩阵100的终止部分。根据奇偶校验式ct1～ct4的行，通过式(6-1)～式(6-4)，计算终止代码序列s1～s4。 
s1＝g5+d4+d1+t1     …(6-1) 
s2＝g4+d3+d2+d1+t2  …(6-2) 
s3＝g3+t1+t2+t3     …(6-3) 
s4＝g2+t3+t4        …(6-4) 
也就是说，使用终止序列t1～t4、信息序列的后部4比特d1～d4、以及信息代码序列的后部5比特g1～g5，生成终止代码序列s1～s4。 
由于LDPC-CC编码器800是卷积编码器，所以能够采用任意长度的序 列作为信息序列。另外，LDPC-CC编码器800能够由时变的卷积编码器构成。因此，用于生成终止代码序列的比特根据信息序列的长度或信息序列的值而改变。 
但是，如上所述，信息部分校验矩阵和奇偶部分校验矩阵的各行的最左的“1”的位置与最右的“1”的位置的索引之差的最大值分别与(M1×b)、M2×(c-b)对应，所以能够如下表示终止代码序列的比特。 
也就是说，使用由(M1×b)比特构成的终止序列、从信息序列的后部起最多(M1×b)比特、从信息代码序列的后部起最多M2×(c-b)比特，生成终止代码序列。 
(解码方法) 
接着，说明对从LDPC-CC编码器800输出的发送码字序列进行解码的LDPC-CC解码器的解码方法。 
图44表示本实施方式的LDPC-CC解码器的输入序列和输出序列。图44的LDPC-CC解码器900是基于低密度的奇偶校验矩阵，进行编码率R＝b/c、存储长度M的LDPC-CC的解码的解码器。 
LDPC-CC解码器900输入从通信路径获得的接收序列(信息序列、终止序列、信息代码序列和终止代码序列)的估计值，进行解码处理。作为解码处理方法，与LDPC-BC同样地，能够适用基于了校验矩阵的sum-product(和积)算法。LDPC-CC解码器900输出解码后的估计信息序列。另外，将由信息序列的估计值和终止序列的估计值构成的序列称为接收信息序列，将由信息代码序列的估计值和终止代码序列的估计值构成的序列称为接收码字序列。 
图45表示一例LDPC-CC解码器900在解码处理中使用的校验矩阵的终止部分。另外，图45所示的校验矩阵的终止部分是与编码侧的LDPC-CC编码器800中使用的校验矩阵100对应的终止部分。 
若在编码侧进行终止处理，则终止处理完成后的LDPC-CC编码器800的状态为全零，所以在解码侧将存储长度为M的零序列x和y分别追加到终止序列和终止代码序列的后部而进行解码。 
另外，在本实施方式中，如图45所示，LDPC-CC解码器900使用对与从接收码字序列的最后的比特起第M2×(c-b)比特对应的列的右侧，分别插入了一列所得的校验矩阵。 
被插入了的列为与对应于接收码字序列的比特的列(被插入了的列的左 侧的列)中的最下面的1相同的行中存在“1”，除此之外的行都是“0”的列。在图45所示的例子中，对校验矩阵的终止部分插入g1’，s1’，s2’，s3’，s4’的5(＝M2×(c-b))列。 
由于插入了列，所以图45的校验矩阵的c6～c10的奇偶校验式如下式(7-1)～(7-5)表示。 
c6：y1＝g1+g1’+t1+t2+t3+x1    …(7-1) 
c7：y2＝s1+s1’+t4+x1+x2       …(7-2) 
c8：y3＝s2+s2’+x2+x3          …(7-3) 
c9：y4＝s3+s3’+t4+x3+x4       …(7-4) 
c10：y5＝s4+s4’+x1+x2+x3+x5   …(7-5) 
在本实施方式中，LDPC-CC解码器800使用与左边相邻的接收码字序列的比特的列的通信路径值相同的值作为被插入了的列的通信路径值，进行解码。在图45所示的例子中，作为g1’，s1’，s2’，s3’，s4’的列的通信路径值，分别使用与g1，s1，s2，s3，s4相同的值。 
这是因为，在LDPC-CC中，如式(2)所示，为了求码字v2，t，需要先前时刻的码字v2，t-i，所以在LDPC-CC编码器800的移位寄存器中保持先前时刻的码字v2，t-i。在终止处理时，LDPC-CC解码器900需要LDPC-CC编码器800的移位寄存器的状态，但移位寄存器所保持的是先前时刻的码字，先前时刻的码字已被发送。因此，通过在解码侧使用对g1，s1，s2，s3，s4的右侧插入了g1’，s1’，s2’，s3’，s4’所得的校验矩阵进行解码，使用移位寄存器已保持的码字进行终止处理。因此，不需要在编码侧发送用于求码字v2，t所需的、移位寄存器已保持的先前时刻的码字，仅使用(M1×b)比特的终止序列即可。 
在终止处理完成时，由于x1～x5和y1～y5为“0”，而且g1＝g1’、sx＝sx’(x＝1，…，4)，所以能够获得式(8-1)～(8-5)。 
c6：0＝t1+t2+t3    …(8-1) 
c7：0＝t4          …(8-2) 
c8：0＝0           …(8-3) 
c9：0＝t4          …(8-4) 
c10：0＝0          …(8-5) 
因此，根据式(8-1)～(8-5)，可知终止序列t＝[t1、t2、t3、t4]是满足式(9-1)～(9-2)的关系的序列即可，例如，能够使用t＝[0、0、0、0]作为终止序列。 
0＝t1+t2+t3  …(9-1) 
0＝t4        …(9-2) 
这样，本实施方式中的LDPC-CC编码器将紧随信息序列之后的、由(M1×b)比特构成的终止序列作为输入，并输出信息代码序列和终止代码序列。 
另外，本实施方式中的LDPC-CC解码器使用对在编码上使用了的校验矩阵分别追加了具有与从接收码字序列(由信息代码序列的估计值和终止代码序列的估计值构成的序列)的后部起M2×(c-b)比特相同的通信路径值的M2×(c-b)个列所得的校验矩阵，进行解码处理。 
由此，能够使用由(M1×b)个零构成的终止序列进行LDPC-CC编码器的终止处理，不需要用于使用信息代码序列或终止代码序列生成终止序列的运算，能够以简单的结构实现LDPC-CC编码器。 
另外，在以上的说明中，举例说明了LDPC-CC编码器800使用非递归卷积码的校验矩阵100进行编码的情况，但并不限于校验矩阵100，例如，也可以同样地适用于使用如图22所示的递归卷积码的校验矩阵300进行编码的情况。但是，如实施方式2所说明那样，此时的终止序列为(M1×b)比特的反馈比特，而不是零序列。 
另外，在使用本实施方式中说明的终止序列和解码方法时，对于如图2所示的现有的LDPC-CC编码器10来说，也能够获得同样的效果。 
(其他的实施方式1) 
在本实施方式中，详细地说明由(7，5)的卷积码，设计新的LDPC-CC的方法。 
图46是表示(7，5)卷积码的编码器的结构的图。图46所示的编码器具有：移位寄存器4201和4202、以及“异或”逻辑电路(exclusive or circuit)4203、4204和4205。图46所示的编码器对于输入x，将输出x和奇偶校验p输出。该代码是系统码。 
另外，在本发明中，重要的是使用作为系统码的卷积码。 
以编码率为1/2、生成多项式G＝[1 G1(D)/G0(D)]的卷积码为例来考虑。此时，G1表示前馈多项式，G0表示反馈多项式。假设信息序列(数据)的多项式表示(polynomial representation)为X(D)，奇偶校验序列的多项式表示为 P(D)，则奇偶校验多项式如下式(10)所示。 
G1(D)X(D)+G0(D)P(D)＝0     …(10) 
在图47中，记载与(7，5)的卷积码有关的信息。将(7，5)卷积码的生成矩阵表示为G＝[1(D2+1)/(D2+D+1)]。因此，奇偶校验多项式为下式(11)。 
(D2+1)X(D)+(D2+D+1)P(D)＝0   …(11) 
这里，将时刻i的数据表示为Xi，将奇偶校验位表示为Pi，将发送序列表示为Wi＝(Xi，Pi)。而且，将发送矢量表示为w＝(X1，P1，X2，P2，…，Xi，Pi…)。于是，从式(11)，能够如图47那样地表示校验矩阵H。此时，以下的式(12)的关系式成立。 
Hw＝0         …(12) 
因此，在接收装置中，通过使用校验矩阵H，并使用如非专利文献4～非专利文献6所示的BP(Belief Propagation，置信传播)解码、近似于BP解码的min-sum解码、offset BP解码、Normalized BP解码、shuffled BP解码等，能够进行解码。 
这里，在图47的校验矩阵中，将行号＝列号的“1”的左下部分(图47的4301的左下部分)定义为近似下三角矩阵。将行号＝列号的“1”的右上部分定义为上梯形矩阵。 
接着，详细地说明本发明的LDPC-CC的设计方法。 
为了以简单的结构实现编码器，在本实施方式中，采用将“1”追加到用于图47所示的(7，5)的卷积码的校验矩阵H的近似下三角矩阵中的方法。 
<编码方法> 
这里，作为一例，对于图47的校验矩阵，分别在数据和奇偶校验位上追加一个“1”。在图47的校验矩阵H的近似下三角矩阵中，分别对数据和奇偶校验位追加了一个“1”时，校验多项式如下式(13)所示。但是，在式(13)中，α≥3、β≥3。 
(Dα+D2+1)X(D)+(Dβ+D2+D+1)P(D)＝0     …(13) 
因此，奇偶校验位P(D)如下式(14)所示。 
P(D)＝(Dα+D2+1)X(D)+(Dβ+D2+D)P(D)    …(14) 
在对校验矩阵的近似下三角矩阵追加了“1”时，DβP(D)、D2P(D)、DP(D)是先前的数据，是已知的值，所以能够简单地求奇偶校验位P(D)。 
<追加“1”的位置> 
接着，使用图48，详细地说明追加“1”的位置。在图48中，代码4401是与时刻i的数据Xi的解码关联的“1”，代码4402是与时刻i的奇偶校验位Pi关联的“1”。点线4403是，在进行了一次BP解码时，对时刻i的数据Xi和奇偶校验位Pi，涉及外部信息的传播的原模图(protograph)。也就是说，从时刻i-2直至时刻i+2为止的置信度涉及传播。 
对位于原模图4403的最右边的“1”(4404)，在纵轴上划出边界线4405。然后，对与边界线4405相邻的最左边的“1”(4406)，划出边界线4407(在各行中，最左边的“1”是与边界线4405相邻的行)。然后，将“1”追加到区域4408中的任一个，以将边界线4405以后的置信度传播给时刻i的数据Xi和奇偶校验位Pi。由此，能够传播在追加“1”以前无法获得的概率、即从时刻i-2直至时刻i+2为止以外的置信度。另外，为了传播新的概率，需要追加到图48的区域4408中。也就是说，在边界线4405的右侧且边界线4407的下侧的“1”的置信度通过追加到区域4408的“1”，传播给时刻i的数据Xi和奇偶校验位Pi。 
这里，在图48的校验矩阵H的各行中，将最右边的“1”和最左边的“1”的宽度设为“L”。到此为止，以列方向说明了追加“1”的位置。若以行方向考虑该位置，则在图47的校验矩阵中，将“1”追加到从最左边的“1”向左L-2以上的位置。另外，在以校验多项式进行了说明时，在式(13)中，将α设定为5以上，将β设定为5以上即可。 
将其以一般式表示来考虑。卷积码的奇偶校验多项式的一般式如下式(15)所示。 
(DK+…+1)X(D)+(DK+…+1)P(D)＝0       …(15) 
在校验矩阵H的近似下三角矩阵中，分别对数据和奇偶校验位追加了一个“1”时，校验多项式如下式(16)所示。 
(Dα+DK+…+1)X(D)+(Dβ+DK+…+1)P(D)＝0 …(16) 
此时，将α设定为2K+1以上，将β设定2K+1以上即可。其中，K≥2。 
图49是表示一例在图48的校验矩阵的近似下三角矩阵中追加了“1”时的图。然后，若对所有的时刻的数据和奇偶校验位追加“1”，则如图50表示校验矩阵。图50是表示本实施方式的一例LDPC-CC的校验矩阵的结构的图。在图50中，区域4601和区域4602内的“1”为追加了的“1”，具有校验矩阵H 的代码为本实施方式中的LDPC-CC。此时，如下式(17)表示校验多项式。 
(D5+D2+1)X(D)+(D7+D2+D+1)P(D)＝0  …(17) 
如上所述，在发送装置中，通过将“1”追加到校验矩阵H的近似下三角矩阵而从卷积码生成LDPC-CC，由此若在接收装置中，使用所生成的LDPC-CC的校验矩阵，进行BP解码或近似的BP解码，则能够获得良好的接收质量。 
另外，在本实施方式中，说明了分别对数据和奇偶校验位追加一个“1”的情况，但本发明并不限于此，例如也可以采用对数据和奇偶校验位中的任一个追加“1”的方法。例如，也可以对数据追加“1”，而对奇偶校验位不追加“1”。作为一例，考虑在上式(16)中不存在Dβ的情况。此时，若将α设为2K+1以上，则接收装置能够获得良好的接收质量。相反地，考虑在式(16)中不存在Dα的情况。此时，若将β设为2K+1以上，则接收装置能够获得良好的接收质量。 
另外，即使是对数据和奇偶校验位的两者追加了多个“1”所得的代码，也能够极大改善接收质量。例如，作为插入多个的情况的例子，通过式(18)表示某个卷积码的奇偶校验多项式。另外，在式(18)中，K≥2。 
(DK+…+1)X(D)+(DK+…+1)P(D)＝0        …(18) 
在校验矩阵H的近似下三角矩阵中，分别对数据和奇偶校验位追加了多个“1”时，如下式(19)表示校验多项式。 
(Dα1+…+Dαn+DK+…+1)X(D)+(Dβ1+…+Dβm+DK+…+1)P(D)＝0 …(19) 
此时，若将α1，…，αn设定为2K+1以上，将β1，…，βm设定为2K+1以上，则能够在接收装置中获得良好的接收质量。在本实施方式中，这点极为重要。 
但是，即使α1，…，αn中的一个以上满足2K+1以上时，也能够在接收装置中获得良好的接收质量。另外，即使β1，…，βm中的一个以上满足2K+1以上时，也能够在接收装置中获得良好的接收质量。 
另外，在如下式(20)表示LDPC-CC的校验多项式时，若将α1，…，αn设定为2K+1以上，则能够在接收装置中获得良好的接收质量。在本实施方式中，这点极为重要。 
(Dα1+…+Dαn+DK+…+1)X(D)+(DK+…+1)P(D)＝0  …(20) 
但是，即使α1，…，αn中的一个以上满足2K+1以上时，也能够在接收装置中获得良好的接收质量。 
同样地，在如下式(21)表示LDPC-CC的校验多项式时，若将β1，…，βm设定为2K+1以上，则能够在接收装置中获得良好的接收质量。在本实施方式中，这点极为重要。 
(DK+…+1)X(D)+(Dβ1+…+Dβm+DK+…+1)P(D)＝0    …(21) 
但是，即使β1，…，βm中的一个以上满足2K+1以上时，也能够在接收装置中获得良好的接收质量。 
接着，详细地说明使用与(7，5)卷积码的式(11)不同的奇偶校验多项式，设计LDPC-CC的方法。这里，作为一例，举例说明对数据追加两个“1”，对奇偶校验位追加两个“1”的情况。 
在非专利文献7中，表示与(7，5)卷积码的式(11)不同的奇偶校验多项式。如下式(22)表示该奇偶校验多项式一例。 
(D9+D6+D5+1)X(D)+(D9+D8+D3+D+1)P(D)＝0  …(22) 
此时，能够如图51那样地表示校验矩阵H。 
<编码方法> 
这里，说明对图51的校验矩阵的数据和奇偶校验位分别追加两个“1”的情况。在图51的校验矩阵H的近似下三角矩阵中，分别对数据和奇偶校验位追加了两个“1”时，如下式(23)表示校验多项式。 
(Dα1+Dα2+D9+D6+D5+1)X(D)+(Dβ1+Dβ2+D9+D8+D3+D+1)P(D)＝0 …(23) 
因此，能够如下式(24)表示奇偶校验位P(D)。 
P(D)＝(Dα1+Dα2+D9+D6+D5+1)X(D)+(Dβ1+Dβ2+D9+D8+D3+D)P(D)…(24) 
这样，在对校验矩阵的近似下三角矩阵追加了“1”时，Dβ1P(D)、Dβ2P(D)、D9P(D)、D8P(D)、D3P(D)、DP(D)是先前的数据，是已知的值，所以能够简单地求奇偶校验位P(D)。 
<追加“1”的位置> 
为了获得与上述同样的效果，若将α1，α2设定为19以上，将β1，β2设定为19以上，则能够在接收装置中获得良好的接收质量。作为一例，在图52的校验矩阵中，α1＝26、α2＝19、β1＝30、β2＝24。由此，根据与上述同样的理由，能够在接收装置中获得良好的接收质量。 
基于以上的例子，从卷积码生成LDPC-CC的方法采用如下步骤。另外，以下的步骤是卷积码的编码率为1/2时的例子。 
<1>选择提供良好的特性的卷积码。 
<2>生成选择出的卷积码的校验多项式(例如，式(15))。但是，重要的是利用选择出的卷积码作为系统码。另外，如上所述，校验多项式并不限于上述那样一个。需要选择提供良好的接收质量的校验多项式。此时，优选的是，使用阶数比基于生成多项式生成的校验多项式大且等效的校验多项式(参照非专利文献7)。 
<3>生成选择出的卷积码的校验矩阵H。 
<4>对数据或(和)奇偶校验位，考虑随机传播，而对校验矩阵追加“1”。对追加“1”的位置，如上述说明。 
在本实施方式中，说明了从(7，5)卷积码生成LDPC-CC的方法，但本发明并不限于(7，5)卷积码，即使使用其他的卷积码，也可以同样地实施本发明。此时，在非专利文献8中，详细地记载提供良好的接收质量的卷积码的生成多项式G。 
如上所述，在发送装置中，通过在(19)中将α1，…，αn设定为2K+1以上，将β1，…，βm设定为2K+1以上，并从卷积码生成LDPC-CC，由此若在接收装置中，使用所生成的LDPC-CC的校验矩阵，进行BP解码或近似的BP解码，则能够获得良好的接收质量。另外，在从卷积码生成LDPC-CC时，原模图即校验多项式的大小远小于非专利文献9和非专利文献10所示的原模图，所以能够减少将发送数据的比特数较小的分组发送时产生的多余的比特的数，能够抑制数据的传输效率下降的问题。 
使以上的说明与从实施方式1至实施方式5为止所说明的LDPC-CC编码器的结构和LDPC-CC的校验矩阵关联对应。 
将涉及原来的卷积码的数据X(D)的最大阶数设为α。此时，考虑对校验矩阵H的近似下三角矩阵的奇偶校验位P(D)追加“1”，并对奇偶校验多项式的奇偶校验位P(D)追加Dβ的项的LDPC-CC。这里，β是涉及根据上述的说明生成的LDPC-CC的奇偶校验位P(D)的最大阶数。此时，如在本实施方式中所说明那样，通过将β设定为2α+1以上，能够获得良好的接收质量。 
通过第一编码器生成数据X(D)。也就是说，将第一编码器的存储长度设为M1，则α是涉及数据X(D)的最大阶数，所以α与M1对应。 
另外，通过第二编码器生成奇偶校验位P(D)。也就是说，若将第二编码器的存储长度设为M2，则奇偶校验位P(D)的最大阶数β与M2对应。 
此时，基于用于获得良好的接收性能的关系式β≥2α+1以及α＝M1、β＝M2，获得式(25)。 
β/α＝M2/M1≥2+1/α＞2…(25) 
也就是说，通过采用第一编码器的存储长度M1和第二编码器的存储长度M2满足式(25)的结构，除了能够得到从实施方式1至实施方式5为止所述的缩短终止序列长度以及伴随其的终止代码序列长度的效果以外，还能够得到获得良好的接收性能的效果。 
换言之，若将第二编码器的存储长度M2设为第一编码器的存储长度M1的两倍以上，则能够缩短终止序列长度，并且能够获得良好的接收性能。 
另外，(M1×b)为在所提取的与校验矩阵中的信息比特对应的列的信息部分矩阵的各行中，最左侧存在“1”的列的索引与最右侧存在“1”的列的索引之差的最大值。另外，M2×(c-b)为在所提取的与校验矩阵中的奇偶校验位对应的列的奇偶部分矩阵的各行中，最左侧存在“1”的列的索引与最右侧存在“1”的列的索引之差的最大值。因此，在编码率R＝b/c时，通过使用M2是M1的两倍以上的信息部分矩阵和奇偶校验矩阵，生成LDPC-CC码字序列，能够缩短终止序列，并且能够获得良好的接收性能。 
(其他的实施方式2) 
以下，详细地叙述适合于从实施方式1至实施方式5为止的结构的LDPC-CC的例子。 
在本实施方式中，说明能够容易地进行删截，而且编码器的结构简单的时变LDPC-CC的结构。尤其是在本实施方式中，说明能够周期性地对数据进行删截的LDPC-CC。在LDPC码中，至今为止，都没有充分地研讨周期性地对数据进行删截的删截方法，尤其没有充分地研讨简单地进行删截的方法。在本实施方式的LDPC-CC中，若能够周期性且规则性地对数据进行删截而不是随机进行删截，则能够抑制接收质量的劣化。以下，说明编码率R＝1/2的、能够实现上述特征的时变LDPC-CC的构成方法。 
在编码率为1/2时，若将信息序列(数据)的多项式表示设为X(D)，将奇偶校验的序列的多项式表示设为P(D)，则如下表示奇偶校验多项式。 
(Da1+…+Dan+1)X(D)+(Db1+…+Dbm+1)P(D)＝0…(26) 
在式(26)中，假设a1、a2、…、an为1以上的整数(其中，a1≠a2≠…≠an)。另外，假设b1、b2、…bm为1以上的整数(其中，b1≠b2≠…≠bm)。这里，为了能够容易地进行编码，假设存在D0X(D)和D0P(D)的项(D0＝1)。因此，如下表示P(D)。 
P(D)＝(Da1+…+Dan+1)X(D)+(Db1+…+Dbm)P(D)   …(27) 
根据式(27)可知，由于存在D0＝1，而且先前的奇偶校验位的项即b1、b2、…bm为1以上的整数，所以能够依次求奇偶校验位P。 
接着，如下表示与式(26)不同的编码率为1/2的奇偶校验多项式。 
(DA1+…+DAN+1)X(D)+(DB1+…+DBM+1)P(D)＝0    …(28) 
在式(28)中，假设A1、A2、…、AN为1以上的整数(其中，A1≠A2≠…≠AN)。另外，假设B1、B2、…、BM为1以上的整数(其中，B1≠B2≠…≠BM)。这里，为了能够容易地进行编码，假设存在D0X(D)和D0P(D)的项(D0＝1)。此时，如式(29)表示P(D)。 
P(D)＝(DA1+…+DAN+1)X(D)+(DB1+…+DBM)P(D)   …(29) 
以下，将时刻2i的数据X和奇偶校验位P分别表示为X2i和P2i，将时刻2i+1的数据X和奇偶校验位P分别表示为X2i+1和P2i+1(i：整数)。 
在本实施方式中，提出使用式(27)计算时刻2i的奇偶校验位P2i，并使用式(29)计算时刻2i+1的奇偶校验位P2i+1的、时变周期为2的LDPC-CC。与上述的实施方式同样，具有能够依次且简单地求奇偶校验位的优点。 
以下，作为式(26)和式(28)的一例，使用式(30)和式(31)进行说明。 
(D396+D237+D114+D97+1)X(D)+(D390+D383+D334+D276+1)P(D)＝0  …(30) 
(D170+D166+D153+D135+1)X(D)+(D363+D279+D273+D63+1)P(D)＝0  …(31) 
此时，能够如图53那样地表示校验矩阵。在图53中，(Ha，11)是相当于式(30)的部分，(Hc，11)是相当于式(31)的部分。在使用图53的校验矩阵即时变周期为2的校验矩阵进行BP解码时，与从实施方式1至实施方式5为止说明过的LDPC-CC相比，能够确认数据的接收质量极大改善的事实。 
以上，说明了时变周期为2的情况，但时变周期并不限于2。但是，若时变周期过大，则难以周期性地进行删截，例如，由于需要随机地进行删截，所以有可能导致接收质量的劣化。以下，说明通过缩小时变周期，改善接收质量的优点。 
图54表示一例时变周期为1时的删截方法。在该图中，H是LDPC-CC的校验矩阵，若以v表示发送序列矢量，则式(32)的关系式成立。 
Hv＝0  …(32) 
其中，发送序列矢量为v＝(v1、v2、v3、v4、v5、v6、…、v2i、v2i+1、…)。 
图54表示将编码率是R＝1/2的发送序列删截为编码率是R＝3/4时的例子。在周期性地进行删截时，首先设定用于选择删截比特的块周期。图54表示将块周期设为6，并如点线(5002)那样地设定块的例子。然后，从构成1块的6比特中选择2比特作为删截比特，并且选择出的2比特被设定为不发送的比特。在图54中，以圆圈包围的比特5001为不发送的比特。由此，能够实现编码率为3/4。因此，发送数据序列为v1、v3、v4、v5、v7、v9、v11、v13、v15、v16、v17、v19、v21、v22、v23、v25、…。 
在图54中，在以方框包围的“1”中，通过进行删截，在接收时不存在初始的对数似然比，所以对数似然比被设定为“0”。 
在BP解码中，反复进行行运算和列运算。因此，若在同一行中包含两个以上的不存在初始的对数似然比(对数似然比为“0”)的比特(消失比特)，则在该行中，直至通过进行列运算来更新不存在初始的对数似然比(对数似然比为“0”)的比特的对数似然比为止，仅进行行运算无法更新对数似然比。也就是说，仅进行行运算无法传播置信度，为了传播置信度，需要反复进行行运算和列运算。因此，若存在多个这样的行，则在BP解码中反复处理数存在限制时，或者进行几次反复处理时，也无法传播置信度，成为造成接收质量的劣化的原因。在图54所示的例子中，与以方框包围的“1”对应的比特表示消失比特，行5003为仅进行行运算无法传播置信度的行、即成为造成接收质量的劣化的原因的行。 
因此，作为删截比特(不发送的比特)的决定方法、即删截图案的决定方法，需要搜索尽量减少因删截造成无法独立地传播置信度的行的方法。以下，说明搜索删截比特的选择方法。 
在构成1块的6比特中，将2比特作为删截比特时，2比特的选择方法存在3×2C2。其中，能够将在块周期的6比特中循环移位的选择方法视为同一选择方法。以下，使用图56A进行补充说明。作为一例，图56A表示对6比特中的2比特连续地进行删截时的6种删截图案。如图56A所示，删截图案 #1～#3通过变更块界线而变成相同的删截图案。同样地，删截图案#4～#6也通过变更块界线而变成相同的删截图案。这样，能够将在块周期的6比特中循环移位的选择方法视为同一。因此，删截比特的选择方法存在 3×2C2×2/(3×2)＝5种。 
另外，在1块由L×k比特构成，对L×k比特中的k比特进行删截时，存在通过式(33)求得的数的删截图案。 
2 L &times; k &times; C k L &times; k &CenterDot; &CenterDot; &CenterDot; ( 33 )
图56B表示着眼于一个删截图案时的、编码序列与删截图案之间的关系。根据图56B可知，在对构成1块的6比特中的2比特进行删截时，对一个删截图案存在的校验式的图案为(3×2)×1/2。同样地，在1块由L×k比特构成，对L×k比特中的k比特进行删截时，对一个删截图案存在通过式(34)求出的数的校验式。 
L &times; k &times; 1 2 &CenterDot; &CenterDot; &CenterDot; ( 34 )
因此，在删截图案的选择方法中，对基于式(35)求得的数的校验式(行)，需要检查是否能够独立地传播置信度。 
2 3 &times; 2 &times; C 2 3 &times; 2 &times; 3 &times; 2 &times; 1 2 = 15 &CenterDot; &CenterDot; &CenterDot; ( 35 )
根据以上的关系，在将编码率为1/2的代码删截为编码率为3/4时，在从L×k比特的块中删截k比特时，对基于式(36)求得的数的校验式(行)，需要检查是否能够独立地传播置信度。 
2 L &times; k &times; C k L &times; k &times; L &times; k &times; 1 2 &CenterDot; &CenterDot; &CenterDot; ( 36 )
然后，在未找出良好的删截图案时，需要增加L和k。 
接着，研讨时变周期为m的情况。此时也与时变周期为1的情况同样，准备通过式(26)表示的不同的m个校验式。以下，将m个校验式取名为“校验式#1、校验式#2、…、校验式#m”。 
然后，考虑使用“校验式#1”求时刻mi+1的奇偶校验位Pmi+1，使用“校验式#2”求时刻mi+2的奇偶校验位Pmi+2，…，使用“校验式#m”求时刻mi+m的奇偶校验位Pmi+m的LDPC-CC。此时，若与图53同样地考虑，则如图55那样地表示校验矩阵。于是，对在将编码率为1/2的代码删截为编码率为3/4时、例如在从6比特的块中删截2比特时，若与式(35)同样地考虑，则对基于 式(37)求得的数的校验式(行)，需要检查是否为能够独立地传播置信度的行。 
2 3 &times; 2 &times; C 2 3 &times; 2 &times; LCM { 3 , m } = 5 &times; LCM { 3 , m } &CenterDot; &CenterDot; &CenterDot; ( 37 )
另外，在式(37)中，LCM{α，β}表示自然数α与自然数β之最小公倍数。 
根据式(37)可知，随着m的增加，需要检查的校验式增加。因此，不适合周期性地进行删截的删截方法，例如使用随机进行删截的方法，所以接收质量有可能劣化。 
另外，图56C表示在如下情况下需要检查的奇偶校验多项式的数，所述情况是通过进行删截，从L×k比特中删截k比特，生成编码率R＝2/3，3/4，5/6的代码序列的情况。 
实际上，能够搜索最佳的删截图案的时变周期为从2至10左右。尤其是，若考虑能够搜索最佳的删截图案的时变周期和接收质量的提高，则时变周期为2是适宜的。另外，在时变周期为2，并且周期性地重复如式(26)和式(28)那样的校验式时，具有能够非常简单地构成编码/解码器的优点。 
另外，在时变周期为3、4、5、…10时，与时变周期为2的情况相比，虽然编码/解码器的结构稍微增大，但与时变周期为2的情况同样，在周期性地重复基于式(26)和式(28)的多个奇偶校验式时，能够采用简单的结构。 
另外，在时变周期是极长的周期(semi-infinite，半无限)，或者基于LDPC-BC生成LDPC-CC时，通常时变周期非常长，所以难以采用周期性地选择删截比特的方式，并搜索最佳的删截图案。例如，可以考虑采用随机选择删截比特的方式，但删截时的接收质量有可能极大劣化。 
另外，在式(26)、式(28)、式(30)和式(31)中，也能够将Dn与两边相乘而表示校验多项式。在本实施方式中，在式(26)、式(28)、式(30)和式(31)中，存在D0X(D)和D0P(D)的项(D0＝1)。 
由此，能够依次运算奇偶校验位，所以编码器的结构较为简单，而且在为系统码时，若考虑对时刻i的数据的置信度传播，则在数据和奇偶校验位的双方中存在D0的项时，能够简单地理解对数据的置信度传播，所以能够容易进行代码设计。另外，若不考虑代码设计的容易性，则在式(26)、式(28)、式(30)和式(31)中，不需要存在D0X(D)。 
图57A表示一例时变周期为2的LDPC-CC的校验矩阵。如图57A所示，在时变周期为2时，交替使用奇偶校验式5301和奇偶校验式5302的两个奇 偶校验式。 
另外，图57B表示一例时变周期为4的LDPC-CC的校验矩阵。如图57B所示，在时变周期为4时，重复使用奇偶校验式5301、奇偶校验式5302、奇偶校验式5303和奇偶校验式5304的四个奇偶校验式。 
如上所述，根据本实施方式，通过由奇偶校验多项式(26)和与式(26)不同的奇偶校验多项式(28)构成的、时变周期为2的校验矩阵，求奇偶校验序列。另外，时变周期并不限于2，例如，也可以使用如图57B所示的、时变周期为4的校验矩阵，求奇偶校验序列。但是，若时变周期m过大，则难以周期性地进行删截，例如随机地进行删截，所以接收质量劣化。实际上，能够搜索最适合的删截图案的时变周期为从2至10左右。此时，能够提高接收质量，并且能够周期性地进行删截，从而能够简单地构成LDPC-CC的编码器。 
另外，已确认若校验矩阵H中的行权重、即构成校验矩阵的行元素中，设置“1”的元素数为7～12，则能够获得良好的接收质量。如非专利文献8所记载，若考虑卷积码中最小距离优良的代码，则随着限制长度变大，行权重也增加，例如，在限制长度为11的反馈卷积码中，若考虑行权重为14，则能够认为行权重为7～12的点是本申请的LDPC-CC特有的值。另外，在考虑了代码设计的优点时，若使LDPC-CC的校验矩阵的各行的行权重都相等，则设计变得容易。 
另外，在以上的说明中，说明了编码率为1/2的情况，但本发明并不限于此，即使编码率为1/2以外，也能够使用时变周期为m的校验矩阵求奇偶校验序列，在从时变周期为2至时变周期为10左右时，能够获得同样的效果。 
尤其是在编码率R＝5/6、7/8以上时，在本实施方式中说明的时变周期为2或时变周期为m的LDPC-CC中，选择不是仅由包含两个以上的消失比特的行构成的删截图案。也就是说，选择存在消失比特为0或1的行的删截图案对在如编码率R＝5/6、7/8以上那样的编码率较高时对于获得良好的接收质量极为重要。 
对于如上说明的LDPC-CC，通过使用从实施方式1至实施方式5中说明的编码方法或其他的实施方式1中说明的编码方法，能够周期性且规则性地进行删截，从而能够简单地构成编码器，能够获得良好的接收质量，并且能够生成可缩短终止序列的非常优良的代码。 
(其他的实施方式3) 
在本实施方式中，说明使用校验矩阵的上梯形矩阵中存在“1”的校验式，并且能够简单地构成编码器的时变LDPC-CC。以下，说明编码率R＝1/2的、能够实现上述特征的时变LDPC-CC的构成方法。 
在编码率为1/2时，若将信息序列(数据)的多项式表示设为X(D)，将奇偶校验的序列的多项式表示设为P(D)，则如下表示奇偶校验多项式。 
(Da1+…+Dan+1+Dc1+…+Dcq)X(D)+(Db1+…+Dbm+1)P(D)＝0  …(38) 
在式(38)中，假设a1、a2、…、an为1以上的整数(其中，a1≠a2≠…≠an)。另外，假设b1、b2、…、bm为1以上的整数(其中，b1≠b2≠…≠bm)。另外，假设c1、c2、…、cq为-1以下的整数且c1≠c2≠…≠cq。此时，如下表示P(D)。 
P(D)＝(Da1+…+Dan+1+Dc1+…+Dcq)X(D)+(Db1+…+Dbm)P(D)   …(39) 
与其他的实施方式2同样，能够依次求奇偶校验位P。 
接着，作为与式(38)不同的编码率为1/2的奇偶校验多项式，考虑式(40)和式(41)。 
(DA1+…+DAN+1)X(D)+(DB1+…+DBM+1)P(D)＝0             …(40) 
(DA1+…+DAN+1+DC1+…+DCQ)X(D)+(DB1+…+DBM+1)P(D)＝0  …(41) 
在式(40)和式(41)中，假设A1、A2、…、AN为1以上的整数(其中，A1≠A2≠…≠AN)。另外，假设B1、B2、…、BM为1以上的整数(其中，B1≠B2≠…≠BM)。另外，假设C1、C2、…、CQ为-1以下的整数(其中，C1≠C2≠…≠CQ)。此时，如下表示P(D)。 
P(D)＝(DA1+…+DAN+1)X(D)+(DB1+…+DBM)P(D)     …(42) 
P(D)＝(DA1+…+DAN+1+DC1+…+DCQ)X(D)+(DB1+…+DBM)P(D)  …(43) 
以下，将时刻2i的数据X和奇偶校验位P分别表示为X2i和P2i，将时刻2i+1的数据X和奇偶校验位P分别表示为X2i+1和P2i+1(i：整数)。 
此时，考虑使用式(39)求时刻2i的奇偶校验位P2i，使用式(42)求时刻2i+1的奇偶校验位P2i+1的时变周期为2的LDPC-CC，或者使用式(39)求时刻2i的奇偶校验位P2i，使用式(43)求时刻2i+1的奇偶校验位P2i+1的时变周期为2的LDPC-CC。 
这样的LDPC-CC码具有以下优点。 
·能够简单地构成编码器，并且能够依次求奇偶校验位。 
·能够周期性地设定删截比特。 
·可望削减终止比特和提高终止处理的情况下进行删截时的接收质量。 
接着，考虑时变周期为m的LDPC-CC。与时变周期为2的情况同样，准备通过式(40)表示的“校验式#1”，基于通过式(40)或式(41)中的任一个表示的“校验式#2”准备“校验式#m”。将时刻mi+1的数据X和奇偶校验位P分别表示为Xmi+1和Pmi+1，将时刻mi+2的数据X和奇偶校验位P分别表示为Xmi+2和Pmi+2，…将时刻mi+m的数据X和奇偶校验位P分别表示为Xmi+m和Pmi+m(i：整数)。 
此时，考虑使用“校验式#1”求时刻mi+1的奇偶校验位Pmi+1，使用“校验式#2”求时刻mi+2的奇偶校验位Pmi+2，…，使用“校验式#m”求时刻mi+m的奇偶校验位Pmi+m的LDPC-CC。这样的LDPC-CC码具有以下优点。 
·能够简单地构成编码器，并且能够依次求奇偶校验位。 
·可望削减终止比特和提高终止处理的情况下进行删截时的接收质量。 
如上所述，根据本实施方式，通过由奇偶校验多项式(38)和与式(38)不同的奇偶校验多项式(40)构成的、时变周期为2的校验矩阵，求奇偶校验序列。 
这样，在使用校验矩阵的上梯形矩阵中存在“1”的校验式时，能够简单地构成时变LDPC-CC的编码器。另外，时变周期并不限于2。但是，在采用周期性地进行删截的方法时，实际上，能够搜索最佳的删截图案的时变周期为从2至10左右。 
另外，在时变周期为3、4、5、…10时，与时变周期为2的情况相比，虽然编码/解码器的结构稍微增大，但与时变周期为2的情况同样，在周期性地重复式(40)和式(41)的校验式时，能够采用简单的结构。 
另外，在式(38)、式(40)和式(41)中，也能够将Dn与两边相乘而表示校验多项式。在本实施方式中，在式(38)、式(40)和式(41)中，存在D0X(D)和D0P(D)的项(D0＝1)。 
由此，能够依次运算奇偶校验位，所以编码器的结构较为简单，而且在为系统码时，若考虑对时刻i的数据的置信度传播，在数据和奇偶校验位的双方中存在D0的项时，能够容易进行代码设计。另外，若不考虑代码设计的容易性，则在式(38)、式(40)和式(41)中，不需要存在D0X(D)。 
另外，已确认若校验矩阵H中的行权重、即构成校验矩阵的行元素中，设置“1”的元素数为7～12，则能够获得良好的接收质量。如非专利文献8所 记载，若考虑卷积码中最小距离优良的代码，则随着限制长度变大，行权重也增加，例如，在限制长度为11的反馈卷积码中，若考虑行权重为14，则能够认为行权重为7～12的点是本申请的LDPC-CC特有的值。另外，在考虑了代码设计的优点时，若使LDPC-CC的校验矩阵的各行的行权重都相等，则设计变得容易。 
对如上说明的LDPC-CC，通过使用从实施方式1至实施方式5中说明的编码方法或其他的实施方式1中说明的编码方法，能够周期性且规则性地进行删截，从而能够简单地构成编码器，能够获得良好的接收质量，并且能够生成可缩短终止序列的非常优良的代码。 
另外，本发明不局限于上述所有的实施方式，而是可以进行各种变更来实施。例如，在上述实施方式中，说明了作为无线通信装置来实施的情况，但本发明并不限于此，也可以适用于通过电力线通信装置来实现的情况。 
另外，也能够将该通信方法作为软件来进行。例如，也可以将进行上述通信方法的程序预先存储在ROM(Read Only Memory，只读存储器)中，通过CPU(Central Processor Unit，中央处理器)使该程序动作。 
另外，也可以将进行上述通信方法的程序存储在可通过计算机读取的存储媒体中，将存储在存储媒体中的程序记录在计算机的RAM(Random Access Memory，随机存储器)中，使计算机根据该程序而动作。 
另外，本发明并不限于无线通信，不言而喻，对电力线通信(PLC：Power Line Communication)、可见光通信和光通信也极为有用。 
2007年12月19日提交的特愿第2007-327642号的日本专利申请以及2008年1月7日提交的特愿第2008-000843号的日本专利申请所包含的说明书、附图以及说明书摘要的公开内容，全部引用于本申请。 
工业实用性 
本发明的编码器、解码器、编码方法和解码方法能够以简单的结构提供LDPC-CC编码的终止序列，削减发送到传输路径的终止序列的量，作为使用LDPC-CC进行纠错编码/解码的编码器、解码器、编码方法和解码方法极为有用。 

Claims (6)

1.编码器，包括：
编码单元，用于使用移位寄存器以及乘法器对信息序列和(M×b)比特以下的终止序列，根据低密度奇偶校验卷积码的校验矩阵，进行编码率R＝b/c、存储长度M的卷积编码，并且输出对所述信息序列进行编码所得的信息代码序列和对所述(M×b)比特以下的终止序列进行编码所得的终止代码序列，所述终止代码序列使用(M1×b)比特的所述终止序列、从所述信息序列的后部起最多所述(M1×b)比特、以及从所述信息代码序列的后部起最多M2×(c-b)比特生成，所述(M1×b)为在所提取的与所述校验矩阵中的信息比特对应的列的部分矩阵的各行中，最左侧存在1的列的索引与最右侧存在1的列的索引之差的最大值，所述M2×(c-b)为在所提取的与所述校验矩阵中的奇偶校验位对应的列的部分矩阵的各行中，最左侧存在1的列的索引与最右侧存在1的列的索引之差的最大值；
连接单元，输出对所述信息序列、所述信息代码序列以及所述终止代码序列进行了连接的码字。
2.如权利要求1所述的编码器，
所述校验矩阵为用于非递归卷积码的校验矩阵，所述终止序列为所述(M×b)比特以下的零序列。
3.解码方法，包括以下步骤：
根据低密度奇偶校验卷积码的校验矩阵，进行编码率R＝b/c、存储长度M的卷积解码的步骤；
将从通信路径获得的信息序列、终止序列、对所述信息序列进行编码所得的信息代码序列、以及对所述终止序列进行编码所得的终止代码序列的各自的估计值作为输入序列，并对所述输入序列进行置信传播解码，输出通过置信传播解码获得的估计信息序列的步骤；
使用校验矩阵进行解码的步骤，所述校验矩阵是在与从接收代码序列的最后的比特至第M2×(c-b)的比特为止对应的列的右侧，分别被插入了一个列的矩阵，所述接收代码序列由所述信息代码序列和所述终止代码序列的双方的估计值构成，所述被插入了的列为，在与位于所述被插入了的列的左侧的列的最下面的1同一行中存在1，除此以外的行都是0，作为所述被插入了的列的通信路径值，使用所述被插入了的列的左侧的列的通信路径值。
4.编码方法，包括以下步骤：
根据低密度奇偶校验卷积码的校验矩阵，进行编码率R＝b/c、存储长度M的卷积编码，将信息序列和(M×b)比特以下的终止序列作为输入序列，并基于所述校验矩阵，对所述输入序列进行编码的步骤；
输出对所述信息序列进行编码所得的信息代码序列、以及对所述终止序列进行编码所得的终止代码序列的步骤，
所述终止代码序列使用(M1×b)比特的所述终止序列、从所述信息序列的后部起最多所述(M1×b)比特、以及从所述信息代码序列的后部起最多M2×(c-b)比特生成，所述(M1×b)为在所提取的与所述校验矩阵中的信息比特对应的列的部分矩阵的各行中，最左侧存在1的列的索引与最右侧存在1的列的索引之差的最大值，所述M2×(c-b)为在所提取的与所述校验矩阵中的奇偶校验位对应的列的部分矩阵的各行中，最左侧存在1的列的索引与最右侧存在1的列的索引之差的最大值。
5.如权利要求4所述的编码方法，
所述校验矩阵为用于非递归卷积码的校验矩阵，所述终止序列为(M×b)比特以下的零序列。
6.如权利要求4所述的编码方法，
基于所述校验矩阵，对所述输入序列进行编码的步骤包括：
第一编码步骤，基于所提取的与所述校验矩阵中的信息比特对应的列所得的信息部分矩阵，对所述输入序列进行编码，由此生成第一码字序列；以及
第二编码步骤，基于所提取的与所述校验矩阵中的奇偶校验位对应的列所得的奇偶校验部分矩阵，对所述第一码字序列进行编码，由此生成第二码字序列，
所述终止序列由与在所述第一编码步骤的编码中的存储长度的b倍的数相同数的比特构成。
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